| 강의제목 | (2014) VHDL 코드를 이용한 디지털회로 설계 및 simulation | ||||||||||||
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| 구분 | 성균관대 / 설계강좌 / 중급 / 이론+실습 | ||||||||||||
| 강의시간 | 4.3 시간 | 열람기간 | 7일 | ||||||||||
| 이용료(일반) | 무료 | 이용료(학생) | 무료 | ||||||||||
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2014 년 11 월 24 일 성균관대 IDEC 캠퍼스에서 진행된 "VHDL 코드를 이용한 디지털회로 설계 및 simulation" 강의 동영상입니다. [강의개요] - An Introduction to digital design and verification of digital hardware using VHDL - Helping to develop a framework using RTL and testbench coding styles required by design and verification engineere who are new to VHDL [강의대상] 학부생,대학원생 [사전지식] Digital circuits basics * 본 강의는 영어로 강의가 진행됨을 참고해 주시기 바랍니다.* 본 강의의 오프라인 강의는 이론+실습으로 진행되었으나, 동영상 강의는 이론 중심으로 편집 되었습니다. (오프라인 강의 : 총 1 일 강의 오전은 이론, 오후는 실습으로 진행 되었습니다.)* 강의 내용은 첨부파일 오프라인 강의 계획서와 강의자료를 참고해 주시기 바랍니다.§§§ ※ 이 영상은 저작권법에 의해 보호됩니다. 본 강의 영상의 무단 복제 및 배포를 금지합니다
담당자 연락처
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| 강의자료 |
[강의계획서]VHDL코드를 이용한 디지털회로 설계 및 Simulation.pdf [강의자료]VHDL코드를 이용한 디지털회로 설계 및 Simulation.pdf |
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