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교육자료
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 17774 |
[답변] Warning - Stamping conflict in SCONNECT
determined by looking at the attached file alone. If LVS is performed in a situati.. |
조인신 | 24.07.01 | 96 |
| 17773 |
"DB하이텍 180nm BCDMOS" - Having Layout LVS error in the Pin Connection(outlin..
ded for my circuit. After connection it passed the DRC test also. When I did LVS te.. |
ISLAM MD TURIQUL | 24.06.28 | 40 |
| 17772 |
[답변]
ded for my circuit. After connection it passed the DRC test also. When I did LVS te.. |
조인신 | 24.07.01 | 22 |
| 17771 |
[답변]
ded for my circuit. After connection it passed the DRC test also. When I did LVS te.. |
ISLAM MD TURIQUL | 24.07.01 | 9 |
| 17770 |
[답변]
ded to remove. Thanks, Cho. [ISLAM MD TURIQUL]님의 .. |
조인신 | 24.07.01 | 25 |
| 17769 |
Liberate tool 실행 관련 문의 드립니다.
dence Liberate EDA Tool 버전(SCL/LCU/MGLS 포함) :oa_v22.61.d007 OS 종류 및 버전 :.. |
조혜양 | 24.06.28 | 27 |
| 17768 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dence/Liberate export OA_HOME=/home/cadence/Liberate/oa.v22.61.d007 export PATH=$.. |
조인신 | 24.06.28 | 17 |
| 17767 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dence/Liberate export OA_HOME=/home/cadence/Liberate/oa.v22.61.d007 export PATH=$.. |
조혜양 | 24.06.28 | 2 |
| 17766 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dence/Liberate export OA_HOME=/home/cadence/Liberate/oa.v22.61.d007 export PATH=$.. |
조인신 | 24.06.28 | 7 |
| 17765 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dence/Liberate export OA_HOME=/home/cadence/Liberate/oa.v22.61.d007 export PATH=$.. |
조혜양 | 24.06.28 | 2 |
| 17764 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dence/Liberate export OA_HOME=/home/cadence/Liberate/oa.v22.61.d007 export PATH=$.. |
조인신 | 24.06.28 | 3 |
| 17763 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dence license number를 알 수 있는 방법이 있을까요? 항상 감사합니다.  .. |
조혜양 | 24.06.29 | 9 |
| 17762 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dence license number를 알 수 있는 방법이 있을까요? 항상 감사합니다.  .. |
조인신 | 24.07.01 | 7 |
| 17761 |
[답변] Liberate tool 실행 관련 문의 드립니다.
design data inputs are required for this Quantussession to proceed. Type -u or -h f.. |
조혜양 | 24.07.01 | 16 |
| 17760 |
[답변] Liberate tool 실행 관련 문의 드립니다.
design data inputs are required for this Quantussession to proceed. Type -u or -h f.. |
조인신 | 24.07.01 | 4 |
| 17759 |
[답변] Liberate tool 실행 관련 문의 드립니다.
design data inputs are required for this Quantussession to proceed. Type -u or -h f.. |
조혜양 | 24.07.01 | 1 |
| 17758 |
[답변] Liberate tool 실행 관련 문의 드립니다.
design data inputs are required for this Quantussession to proceed. Type -u or -h f.. |
조인신 | 24.07.01 | 3 |
| 17757 |
[답변] Liberate tool 실행 관련 문의 드립니다.
design data inputs are required for this Quantussession to proceed. Type -u or -h f.. |
조혜양 | 24.07.01 | 2 |
| 17756 |
[답변] Liberate tool 실행 관련 문의 드립니다.
design data inputs are required for this Quantussession to proceed. Type -u or -h f.. |
조인신 | 24.07.01 | 6 |
| 17755 |
[답변] Liberate tool 실행 관련 문의 드립니다.
dec ftp 서버를 확인해본 결과 virtuoso tool이 없습니다. 1. 혹시 virtuoso를 다운받으.. |
조혜양 | 24.07.01 | 3 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
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e2l-디지털시스템-Altera MAX+PLUSII를 이용한 회로설계
영문제목 : Circuit design Using Altera MAX+Plusll 개요 : 키워드 : Verilog HDL,.. |
구재희 | 05.09.07 | 795 |
| 78 |
e2l-디지털시스템-마이크로프로세서 설계
영문제목 : Microprocessor design 개요 : 키워드 : 마이크로 프로세서, 디지털 시.. |
구재희 | 05.09.07 | 869 |
| 77 |
e2l-디지털시스템-FIFO를 이용한 온도 감지 시스템 설계/직렬 통신을 이용한 FPGA ..
영문제목 : Temperature Monitoring System based on FIFO, FPGA verification system us.. |
구재희 | 05.09.07 | 1051 |
| 76 |
e2l-디지털시스템-컴퓨터 구조
de an in-depth understanding of the inner workings of microprocessors and the abili.. |
구재희 | 05.09.16 | 786 |
| 75 |
e2l-디지털시스템-임베디드 응용 S/W
ded application S/W 개요 : 모든 임베디드 시스템에서 기본적인 기능으로 장착되고 있.. |
구재희 | 05.01.05 | 956 |
| 74 |
e2l-디지털시스템-디지털 시스템
영문제목 : Digital System 개요 : 디지털 시스템 분야의 첫 과목으로서 2학년 과목으.. |
구재희 | 05.01.05 | 728 |
| 73 |
e2l-디지털시스템-FPGA설계
영문제목 : design of a FPGA 개요 : 본 강좌는 학생들이 VHDL을 이용하여 FPGA 칩을 .. |
구재희 | 05.01.05 | 909 |
| 72 |
e2l-디지털시스템-디지털시스템설계
영문제목 : Digital System design 개요 : 디지털시스템공학은 전기, 전자, 정보통신, .. |
구재희 | 05.01.05 | 996 |
| 71 |
e2l-디지털시스템-VHDL 설계
영문제목 : VHDL design 개요 : VHDL에 대해 전반적으로 이해하고, 데이터 북의 타이밍.. |
구재희 | 05.01.05 | 974 |
| 70 |
e2l-디지털시스템-컴퓨터설계 (VHDL을 이용한 디지털시스템 설계)
영문제목 : Computer design Using VHDL 개요 : VHDL의 문법 기초, 합성 가능한 VHDL .. |
구재희 | 05.01.05 | 1004 |
| 69 |
e2l-디지털시스템-논리회로 설계 및 실험
영문제목 : Contemporary Logic design 개요 : 디지탈 시스템의 분석과 설계를 위한 논.. |
구재희 | 05.01.05 | 1087 |
| 68 |
e2l-디지털시스템-디지털 시스템 설계
영문제목 : Digital System design 개요 : 본 교재는 Verilog HDL을 사용하여 실제로 .. |
구재희 | 05.01.05 | 1113 |
| 67 |
e2l-디지털시스템-레지스터전송과 마이크로오퍼레이션설계
영문제목 : Register Transfer & Microoperations design 개요 : ● 전달 마이크로 오퍼.. |
구재희 | 04.12.30 | 1196 |
| 66 |
e2l-디지털시스템-마이크로프로세서 설계
영문제목 : Microprocessor design 개요 : ● Memory(ROM, Static RAM, Dynamic RAM, SD.. |
구재희 | 04.12.30 | 1002 |
| 65 |
e2l-디지털시스템-고속연산회로의 설계(가산기, 곱셈기,나눗셈기, 부동소수점 연산)
der), 그리고 설계기술의 동향 ●곱셈기의 개념, 종류(2의 보수를 이용, Shift와 Add를 .. |
구재희 | 04.12.30 | 1721 |
| 64 |
e2l-디지털시스템-기본 이진 연산회로의 설계(덧셈기의 설계)
der design 개요 : ● 1 비트 반가산기/전가산기 ● Serial 및 Ripple 가산기의 원리 및 .. |
구재희 | 04.12.30 | 1135 |
| 63 |
e2l-디지털시스템-ASM 차트를 이용한 디지털시스템 설계
영문제목 : Digital System design Using ASM Charts 개요 : ● ASM 차트 ● ASM 차트의 .. |
구재희 | 04.12.30 | 1171 |
| 62 |
e2l-디지털시스템-Verilog-HDL에 의한 디지털시스템 설계
der, MUX, Equality, Parity Checker) ● 기본 순서회로의 설계(Flip-flop, Register, C.. |
구재희 | 04.12.30 | 1121 |
| 61 |
e2l-디지털시스템-Altera MAX+PLUSII를 이용한 회로설계
영문제목 : Circuit design Using Altera MAX+Plusll 개요 : ● Verilog-HDL 모의실험 .. |
구재희 | 04.12.30 | 915 |
| 60 |
e2l-디지털시스템-FIFO를 이용한 온도 감지 시스템 설계/직렬 통신을 이용한 FPGA ..
영문제목 : Temperature Monitoring System based on FIFO, FPGA verification system us.. |
구재희 | 04.12.30 | 1006 |


