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안녕하세요. IdeC 조인신입니다.     에러 메시지를 보면 Library Compile..

답변감사드립니다. 혹시 library compiler는 어떻게 설치하면 되는지 알 수 있을까요? ..

Synopsys Tool 중 library compiler 라는 것이 따로 있습니다. 이를 설치하고 환경..

현재 팹리스에 재직중입니다. [2024-01-29 ~ 2024-01-31 광운대학교 SystemVerilog (중..

안녕하세요, 광운대 IdeC 캠퍼스입니다. 메일을 확인하여 주시기 바랍니다. 감사합니다..

    1. 예를 들어 리눅스에서 /TOOLS/CAdeNCE/IC618 와 같이 IC618이 설..

안녕하세요. IdeC 조인신입니다.   1. 네 문제 없습니다. 모든 tool 이 동일합니..

안녕하세요. IdeC 조인신입니다.     1. LVS 에러 내용을 보면 LNR 과 LN,..

de 되어 있어야 하는 것인가요?    [조인신]님의 글 ======================..

de 되어 있어야 하는 것인가요?    [조인신]님의 글 ======================..

de 되어 있어야 하는 것인가요?    [조인신]님의 글 ======================..

define되지 않은 부분이 있어서 발생하는 것으로 아래 공지사항대로 진행이 되었는지 재..

안녕하세요. IdeC 조인신입니다.     layer 가 안보는 것은 맞습니다. 하..

   답변 감사드립니다. 그럼 따로 해당 레이어를 삭제하는 작업 없이, DK 변..

DK 변경 후 OI, JQ layer 유무 확인 및 삭제를 진행하고  DRC, LVS 를 확인하고나..

 하지만 말씀하신대로 DK 변경하면 첨부된 사진과 같이 OI, JQ  drawing 레이..

DK 를 변경하면 안보이지만 혹시 보인다면 삭제하시라는 것입니다.    [유지..

수강 증원 부탁드립니다.!!

안녕하세요, 광운대 IdeC 캠퍼스입니다.  23일(화) 오후 3시 40분 현재 온라인 강..

design kit 로 DRC는 확인후 수정중에 있습니다. LVS도 확인하고자 하는데, 이를 위해 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

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dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

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 ㅠㅠ IdeC충북대지역센터입니다.   파운드리 공정 강좌에 많은 분들의 관..

  IdeC충북대지역센터입니다.   파운드리 공정 강좌에 많은 분들의 관심으..

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dec@cbnu.ac.kr로 문의를 주시기 바랍니다.            ..

올 2월에 진행하는 [충북대] 충북대 반도체 파운드리 소재 및 공정 강의를 신청하려..

dec에서 양질의 강의를 제공해주시고 관리해주셔서 항상 감사드립니다. 이번, "반도체 ..