통합검색

안녕하세요. IdeC 조인신입니다.     현재 DB 검증 페이지에 RF 사용 여부..

안녕하세요. IdeC 조인신입니다.     해당 문제는 아래 페이지의 내용을 ..

안녕하세요? 성균관 대학교 이강윤 교수님 연구실 연구원 이준하 입니다.   DB 검..

안녕하세요. IdeC 조인신입니다.     gds 를 확인해 보니  PAD 에 O..

안녕하세요? merge 서버에 기본으로 물려있는 DIGITAL_OUTLINE_Full library의 outl..

merge를 하고 outline 을 삽입해야 하는데  outline 을 삽입한 상태에서 merge 를 ..

merge 이후 PAD Cell을 추가한 것이라서.. 말씀하신 부분과 맞지 않는것 같습니다. 제출..

Merge 과정에 있어 혼동이 있었습니다. 제출한 DB 에 있는 PAD 안에 OI, JQ 가 있는 것..

넵 알겠습니다.   바쁘신 와중에도 긴 시간 친절하게 대응해주셔서 감사합니다. ..

안녕하세요. IdeC 조인신입니다.     ESD 에러에 대해서는 wavie 가능한 ..

안녕하세요. 저는 유니스트 김경록 교수님 연구실의 대학원생 송유빈입니다. SF28 공정..

 안녕하세요. cmos32lp_tech 화일모드가 "-rw-r--r--" 와 같이 설정 되었는지 확인..

 안녕하세요. 먼저 답변 감사합니다. 말씀해주신 사항들을 확인해 보았습니다.&nbs..

안녕하세요. IdeC 조인신입니다.     cds.lib 파일에 쓰기 권한이 없어 st..

선생님, 답변 감사드립니다. 덕분에 해결되었습니다. 그럼 좋은하루 보내세요.  ..

denied) 에러 문구가 뜨고 virtuoso 툴 내에서도 stream.log가 생성되지 않고 라이브러리..

denied) 에러 문구가 뜨고 virtuoso 툴 내에서도 stream.log가 생성되지 않고 라이브러리..

  가이드 북을 보면 다운 받은 gds파일을 CAdeNCE_env 경로로 옮기라고 적혀 있으..

안녕하세요. IdeC 조인신입니다.     터미널 창에서 chmod 755 cds.l..

안녕하세요. IdeC 조인신입니다.   1. softchk, ERC 는 문제가 없다고..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dec.or.kr -> 마이페이지 -> EDA Tool 신청내역 - 첨부한 2015년 EDA Tool 수..

Category Analog & Mixed Signal > Timing/Clock Circuit > PLL > (Output Freq.) Over..

2016년 5월 23일~ 5월 25일까지 있었던  [IdeC 연구원 강의]Full-Custom 설계..

             &..

des a 6-bit SAR ADC, 6-bit DPWM, analog dead-time & driver circuits, and proposed b..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

devices using ambient vibrational energy. To use PE energy effectively, the harvest..

dec.or.kr (접수 기간내 도착분 한함)    - ..

decision algorithm enables to alleviate the speed limitation and lower power consum..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

Category Analog & Mixed Signal > Power Management Circuit > DC-DC Converter > Oth..

dec.or.kr 로 신청 및 접수                &n..

der 11-Bit > (Conversion Rate) 100MSPS ~ 200MSPS description A 100MS/s 10-bi..

decription 도 강좌내용에 추가되었으면 합니다.  (VOD 서비스가 지원되었으면 합..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

ded with DLL. The number of stages of DLL is able to be adjusted for changing injec..

der and ΣΔ modulator noise. The output clock of this circuit is 4.5GHz and input re..

detector and FLL loop with deadzone creator. During locked state, FLL loop’s charge..