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decap 등 Place and Route 에 사용되는 셀이 있으므로 DC 합성 과정에서는 포함되지 않아..

design 부터 pad cell과 관련해서 아래와 같은 에러도 있었는데, 혹시 연관이 있을까요? ..

design 부터 pad cell과 관련해서 아래와 같은 에러도 있었는데, 혹시 연관이 있을까요? ..

de cts [get_lib_cells $CTS_ONLY_LIB_CELL_PATTERN_LIST]#cts onlyset_lib_cell_purpose..

 안녕하세요, 답변드리겠습니다. 1. DB제출마감 시간이고요, DB제출 FTP 서버는 만..

design에서 make init_design 실행시, 다른 에러는 모두 해결하였는데, check_mv_design ..

design 현재 상태를 점검하는 것이라 점검을 하는 시점에 따라서 결과가 다를 수 있습니..

default gate area로 0.001을 사용해서 진행 중인데 여전히 문제가 되고 있습니다. std ..

default gate area로 0.001을 사용해서 진행 중인데 여전히 문제가 되고 있습니다. std ..

안녕하세요. IdeC 조인신입니다.     해당 소자의 layout 을 보니 gate 와..

de layer를 치기 위함입니다. 아울러, exclude layer가 HKB만 있고 HKT를 위한 exclude ..

de layer만 그려 넣어도 HKB와 HKT dummy 두개 모두 block됩니다.   감사합니다. ..

de 는 확인한 것으로 판단됩니다.   [민병욱]님의 글 ==========================..

dence_digital.cshrc를 소싱 한 후에  xrun 명령어를 사용하면 다음과 같이 c..

dence_digital.cshrc 파일을 홈폴더로 복사 한 뒤에 아래와 같이 수정 후 진행해 보시기 ..

de에서 SCL 파일을 다운받아 그대로 실행 중 오류가 발생하여 문의를 드리게 되었습니다...

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de해서 사용하는 flow도 결국 ICV의 autofix 기능을 사용하라면 이전에 언급했던 error가..

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dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

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dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

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  안녕하세요.   IdeC충북대지역센터입니다.    문의주신 강좌..

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안녕하세요.   IdeC충북대지역센터입니다.    문의주신 강좌가 너무 ..

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 충북대IdeC입니다.    해당강의의 경우 1분 안에 마감이 되는 상황이..

  안녕하세요.   IdeC충북대지역센터입니다.    문의주신 강좌..

    안녕하세요.   IdeC충북대지역센터입니다.    문의..

dec@cbnu.ac.kr로 다시 한 번 메일 주시기 바랍니다.      [이승..

dec 담당자님. State-of-the-Art in Solid State Drives 강의를 무척이나 수강하고 싶은..

device and method