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  IdeC 선혜승입니다    맞습니다   초록색 최외곽 선입니..

안녕하세요. 성균관대학교 김용수 입니다.   머지 후에 LVS를 수행하였는데..

  IdeC 선혜승입니다   LVS BOX 설정 하는 부분에 PFILL10 에 대해서 ..

안녕하세요. 성균관대학교 김용수 입니다.   이전 질문에 이어서 추가로 말씀드..

   IdeC 선혜승입니다   전화를 드리겠습니다  감사합니다&..

안녕하세요. 성균관대학교 김용수 입니다.   일단 제가 ICC에서 좌표 따라서 몇..

안녕하세요. 성균관대학교 김용수 입니다.   말씀해주신 사항에 대해서 다시 한..

del guide 문서 43페이지에 Vtsat 을 보시면 됩니다  W/L 모두 1.0um 기준으로&nbs..

  IdeC 선혜승입니다   수정을 하셔야만 하겠습니다  LAYOUT 수..

답변해주셔서 감사합니다.  DRC 에러 수정에 있어서 감이 오지 않는데, 어떠한 문..

  IdeC 선혜승입니다     일단 VIA 를 조금 오른쪽으로 옮기세요..

  IdeC 선혜승입니다   최종 GDS 를 뽑으셨다면   stream i..

design, I got DRC errors GR134a, GR40, GR134a, GR131, GR260a, GR268a, GR268aa,..

design  Originally, There should be no erros and 0 errors are the best goal.&..

design으로 진행하다가 현재 TOP design에서 P&R 끝내고 pt eco를 진행하여 TOP desi..

design 을 하고  TOP작업을 한다는 것은   서브모듈에 대한 수정을 하지..

design -references {sub module }-label write_data'으로 진행하기 때문에 결국 TOP에 ..

design -references {sub module }-label write_data'으로 진행하기 때문에 결국 TOP에 ..

design부터 다시 진행해야하는 것인지 아니면 단순히 write_data를 다시 한번더 진행하면..

design으로 바뀐 뒤에 변경사항이 반영되었는지 눈으로 보시면 되겠습니다   ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

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dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

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dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

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안녕하세요. 저희 Zoom 라이선스 제약상 300명이 최대 수강할수 있습니다. 양해를 부탁..

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der & Tag 칩 개발에 적합한 엔지니어(Digital/Analog)를 모십니다.  [ 회..

안녕하세요 임소정님. 경북대 IdeC 입니다. 수강 관련하여 내일 053-950-6858 번으로 ..

안녕하세요 경북대 IdeC 입니다.  코로나로 인하여 Onsite 강의실 들어 갈 수 있..

   안녕하세요 전남대 IdeC 담당자입니다.   ONSITE 대기인원은 10명..

 안녕하세요 전남대 IdeC 담당자입니다. 'COMS를 이용한 아날로그 회로설계 및 레..

안녕하세요 IdeC 수강생 강민지라고 합니다. 이인용교수님께서 강의하시는 [CMOS를 이용..

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