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질문이 잘못 되어 죄송합니다. lvs가 아닌 DRC를 실행하였을때 저러한 에러가 뜹니다. LV..

  IdeC 선혜승입니다     좀 더 길게 늘려서  검증해 보시..

 lb를 좀더 뺏음에도 불구하고 계속 에러가 나오는데 혹시 waive가 가능한지 문의드..

  IdeC 선혜승입니다     DRC 현황과   레이아웃을 ..

모든 패드들이 아래의 그림처럼 연결 되어있는 상태이고 GRBONDINGPAD3b의 에러를 클릭..

  IdeC 선혜승입니다     에러의 양상이 OUTLINE 이 들어 있는 ..

OUTLINE을 포함하여 하여도 똑같은 양상의 에러가 나옵니다,     [선혜승]..

  IdeC 선혜승입니다     그림1처럼 왼쪽으로 이동해주세요 ..

 해당 cell을 왼쪽으로 옮겨도 같은 에러가 떠서 pad_rf의 parameter에서 pakage ty..

   사진 첨부합니다.   [장형준]님의 글 ===========================..

  IdeC 선혜승입니다     올려주신 에러들은 모두 WAIVE 가능합..

안녕하세요. 최정욱 교수님 연구실에 이민재입니다.   Half chip type B의 경우..

   IdeC 선혜승입니다     PAD81이 우측 하단이 맞고, ..

안녕하세요 부산대IdeC입니다. 남지수님 해당강좌 수강취소 처리해 드렸습니다. 감사..

안녕하세요. IdeC 연구원 조인신입니다.     TCAD 설치 시 자동 생성되는&..

      안녕하세요. 한국공학대학교 강유미입니다.   답변 확..

첨부한 것을 확인해보니 youtube 에 있는 영상의 일부로 보이는데  해당 파일..

  IdeC 선혜승입니다     PAVDD_11_11_NT_DR과 PAVDD_18_18_NT_D..

   IdeC 선혜승입니다     동작을 하는지의 여부는  ..

시뮬 동작 자체는 잘 하는데, 혹여나 실제 칩으로 만들면 오동작 하는 것을 걱정해서 여..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

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dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

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dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

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   오늘 반도체공정개론 강의 수강신청 시 너무 많은 인원(400여명)이 동시 ..

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원활한 강의 진행을 위해서 증원은 어렵습니다.    도움 드리지 못해 죄송합..

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 고충을 알아주셔서 너무 감사합니다.. ㅜ.ㅜ    오늘 반도체공정개론 ..

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