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안녕하세요. IdeC 연구원 조인신입니다.   첨부되어 있는 파일만으로는 원..

안녕하세요. 강원대학교 황인철 교수님 연구실 소속 윤영률입니다.    n_fet..

dec.or.kr   [윤영률]님의 글 ================================================..

design 단계의 check_mv_design의 signal pin rules에서, 사진2와 같은 에러가 발생하였..

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delay 가 발생하여 simulation 을 했을 때, "Adjust Negative INTERCONNECT deLAY" 라는 ..

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안녕하세요. IdeC 연구원 조인신입니다.   DRC 에러가 0 인 것이 기본 방침입니..

안녕하십니까, 답변 주셔서 감사드립니다.   저 한 가지 더 여쭙고 싶은게 있는데..

OUTLINE 와 OUTLINE_CUP 차이는 포함되어 있는 PAD 의 차이입니다. OUTLINE 에는 bond p..

안녕하세요. IdeC 연구원 조인신입니다.   hsim 은 hspice 와 다르게 hsim 또는..

dence assura EDA Tool 버전(SCL/LCU/MGLS 포함) : OS 종류 및 버전 : linux 라이선스..

안녕하세요. IdeC 연구원 조인신입니다.   해당 에러는 properties 에서&nb..

design compiler 관련 문의드립니다. " 에 올려주셨던 자료를 참고하였으나, 아래 사진..

design compiler 관련 문의드립니다. " 에 올려주셨던 자료를 참고하였으나, 아래 사진..

안녕하십니까? 울산과학기술원의 정회창 학생입니다. 다름이 아니라, Layout 도중에..

안녕하세요. IdeC 연구원 조인신입니다.   삼성 28nm 공정의 0.001um 로 설정되..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

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 ㅠㅠ IdeC충북대지역센터입니다.   파운드리 공정 강좌에 많은 분들의 관..

  IdeC충북대지역센터입니다.   파운드리 공정 강좌에 많은 분들의 관심으..

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dec@cbnu.ac.kr로 문의를 주시기 바랍니다.            ..

올 2월에 진행하는 [충북대] 충북대 반도체 파운드리 소재 및 공정 강의를 신청하려..

dec에서 양질의 강의를 제공해주시고 관리해주셔서 항상 감사드립니다. 이번, "반도체 ..