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de를 작성한 후, Synthesis를 거친 후에, VIRTUOSO로 Import 하여 디지털 회로의 Schemat..

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de 에 해당 Net 의 명을 적어준 후 PEX 를 진행하면 됩니다. 첨부한 파일을 참고하시기 ..

de : xRC, Extraction Type : Transistor Level, R+C+CC  Outputs 옵션은 Format :..

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device is only available at high Vt option process. 라고 되어 있습니다. 즉, high V..

   IdeC 선혜승입니다     Siliconsmart 설치 완료 했습니..

안녕하세요.   포항공과대학교 김재준 교수님 연구실의 오현명입니다. SS28-2101..

 XRDP서비스를 이용할 수 있습니다. 원도우 원격데스크 톱을 이용해 접속하세요. ..

안녕하세요. IdeC 연구원 조인신입니다.   1. SCL (synopsys 라이선스..

안녕하세요. IdeC 연구원 조인신입니다.   1. 네 DRC 에러가 없게 layer 를 추가..

안녕하세요. IdeC 연구원 조인신입니다.   1. upper limit 이 있기는 하나 ..

   넵 답변 감사합니다. 많은 도움 되었습니다.   [조인신]님의 글 ==..

안녕하세요 IdeC 이의숙입니다.    해당하는 회차의 일정은 1월 10일까지만..

답변 감사합니다.  추가적으로 궁금한 사항이 있어 다시 문의드립니다.  &nb..

  추가로 문의하신 내용은 1월로 넘어가는 경우 에이직랜드와 셔틀 일정을 잡아주..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

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dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

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  안녕하세요. IdeC충북대 지역센터입니다.    늦은 시간까지 수강신..

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안녕하세요 경북대 IdeC 입니다. 추가 신청 계획은 아직 없습니다. 일단 신청 기간이 ..

안녕하세요 경북대 IdeC 입니다. 저희는 대기자 신청을 하고 있지 않습니다. 일단 신..

 안녕하세요 전남대IdeC 입니다   대기자로 신청하시고 현재 대기자 상태이..

안녕하세요 경북대 IdeC 입니다. 증원 예정은 없습니다. 아직 수강신청 기간 중이니 ..

[Synposys] Multi-Voltage design 구현을 위한 Synopsys low power 설계 (PnR) 과정에서 ..

  안녕하세요 전남대IdeC입니다   온라인 인원은 최대인원으로 설정하여 ..

안녕하세요 전남대IdeC입니다   온라인 인원은 최대인원으로 설정하여 신청받았..

안녕하세요 부산대IdeC입니다. 해당강좌 20명 정원 대기자 10명까지 신청할 수 있습니..

 안녕하세요 전남대 IdeC입니다   문의주신 강좌의 경우 현재 추가 증..

dence : Virtuoso, Spectre3) Siemens EDA : Calibre, Questa (구 ModelSim) 외 &nb..

IC design Education Center(IdeC)   (채용) KAIST 반도체..