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안녕하세요. IdeC 연구원 조인신입니다.   PAD rule 등에 대해서는 TS..

    IdeC 선혜승입니다     Shrink 가 90%가 되는 공정입..

define하고 있습니다. initialize_floorplan -control_type die -coincident_boundary f..

define하고 있습니다. initialize_floorplan -control_type die -coincident_boundary f..

    IdeC 선혜승입니다     DRC 돌릴때 RUN control 에서&..

dence 실행 시 갑작스럽게 다음과 같은 에러 메시지를 보이며 Library Manager가 실행이 ..

dence 설치폴더에 있는 sample 을 복사하고 calibre 관련 내용을 추가하여 사용하시기 바..

de 소자를 사용하면 되는지 문의드립니다.   추가로, GR131h 경우에는 RX 면적으..

de 소자를 사용하면 되는지 문의드립니다.   추가로, GR131h 경우에는 RX 면적으..

  IdeC 선혜승입니다     5일간으로 돌리면 너무 커져서 사..

안녕하세요 경북대 IdeC 입니다. 저희 컴퓨터에서는 강의가 잘 보입니다. 혹시 컴퓨터..

 혹시 강의자료도 다운되시는지 확인 가능할까요     [김지영]님의 글..

design을 진행하여 현재 pad 을 포함한 TOP module 을 design 하는 중에 의문 사항이 몇..

design을 진행하여 현재 pad 을 포함한 TOP module 을 design 하는 중에 의문 사항이 몇..

deal 한 것 같지 않습니다. pad_TOP에서 CLK이 pad1을 통해 들어온다고 할 때, 합성 con..

deal_network 로 지정합니다  Front end 에서는 ideal 이라는 개념이 있어서 클럭..

design의 target clock 이 200MHz라서 합성 시 20% 정도의 margin을 준다고  250MH..

안녕하세요. IdeC 연구원 조인신입니다.   메시지상으로 보면 라이선스 데몬이 ..

  오늘 반도체공정개론 강의 수강신청 시 너무 많은 인원(400여명)이 동시 접속을 ..

안녕하세요. IdeC 연구원 조인신입니다.   IdeC 건물의 전기 라인의 문제로 clou..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

안녕하세요 부산대 반도체설계교육센터입니다 더 많은 수강기회를 드리고 싶지만 원활..

안녕하세요 경북대 IdeC 입니다. 아직 신청 기간이 많이 남아 홈페이지를 살펴봐 주시..

안녕하세요   Testable design of VLSI Semiconductor for Low Power Consumption..

안녕하세요 IdeC교육생 양동현입니다. 다름이 아니라 디지털회로설계 (RTL-to-GDSI..

   추가 신청하실 수 있도록 조치 하겠사오니  담당자 메일(senachung@..

  안녕하세요   경북대 IdeC 입니다.   아직 신청 기간이 많이 남아..

안녕하세요 경북대 IdeC 입니다. 아직 신청 기간이 많이 남아 홈페이지를 살펴봐 주시..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  현재 실습실 및 툴 수량의 제한으로 증원..

온라인 강의 정원 초과로 인하여 증원신청 드리고 싶습니다. 감사합니다.

dec@knu.ac.kr 메일로 성함과 연락처 보내주세요. 감사합니다.     [..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가하며,..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가하며,..

안녕하십니까!!! 반도체의 "공정"이란 글자만 보이면 항상 23시 50분 부터 휴대폰 및 노..