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device를 실행시켜봤으나 여전히 CPU 하나만 사용하는데 혹시 해결방안이 있을까요? 아..

de 를 Preprocess 해서 확인 후 필요한 CPU 를 할당합니다. 해당 node 를 시뮬레이..

  IdeC 선혜승입니다     네 말씀하신대로 사용하시면 됩니다&nb..

   감사합니다!     [선혜승]님의 글 ========================..

del_guide_S00-V1.1.0.1_SEC2.0.1.0.pdf 파일의 내용을 참고하시기 바랍니다.   [..

    IdeC 선혜승입니다     현재 패키지를 하는 것으로 설..

  IdeC 선혜승입니다   opus.cshrc 에 아래 내용이 들어 있는지 확인하..

안녕하세요. IdeC 연구원 조인신입니다.   다른 글에 답변 드린대로 해당 문제는..

답변 감사합니다. 말씀해주신대로 설정을 변경해서 pss simluation을 진행하였는데 계속..

dence 라이선스를 IdeC 서버에서 가져가 사용하려는 상황이 아닌가요? cadence 라이선스..

dence에서 nport에 인가하여 설계하는 회로에 포함시켰는데, 이것을 제거하고 pss simula..

dence에서 nport에 인가하여 설계하는 회로에 포함시켰는데, 이것을 제거하고 pss simula..

안녕하세요. IdeC 연구원 조인신입니다.   귀 연구실의 경우 연세대의 여러..

안녕하세요. IdeC 연구원 조인신입니다.   X 박스로 표시되는 nmos 또..

간단한 문제였네요... 해결했습니다. 항상 감사합니다!!!.   [조인신]님의 글 ==..

안녕하세요. IdeC 연구원 조인신입니다.   라이선스 데몬을 재시작했으니 문제 ..

안녕하세요. IdeC 연구원 조인신입니다.   해당 cell 이 포함되어&nbs..

알려주신대로 수행해 보았는데 Could not set reference libraries. 라는 경고와 함께 ..

이미 설정되어 있는 Reference 때문에 변경이 잘 안되는 것으로 보입니다. 28..

data.dm 을 복사하니 제대로 표시가 되는 것 같습니다. 한 가지만 더 여쭙고 싶은데 65n..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

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dec.or.kr -> 마이페이지 -> EDA Tool 신청내역 - 첨부한 2015년 EDA Tool 수..

Category Analog & Mixed Signal > Timing/Clock Circuit > PLL > (Output Freq.) Over..

2016년 5월 23일~ 5월 25일까지 있었던  [IdeC 연구원 강의]Full-Custom 설계..

             &..

des a 6-bit SAR ADC, 6-bit DPWM, analog dead-time & driver circuits, and proposed b..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

devices using ambient vibrational energy. To use PE energy effectively, the harvest..

dec.or.kr (접수 기간내 도착분 한함)    - ..

decision algorithm enables to alleviate the speed limitation and lower power consum..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

Category Analog & Mixed Signal > Power Management Circuit > DC-DC Converter > Oth..

dec.or.kr 로 신청 및 접수                &n..

der 11-Bit > (Conversion Rate) 100MSPS ~ 200MSPS description A 100MS/s 10-bi..

decription 도 강좌내용에 추가되었으면 합니다.  (VOD 서비스가 지원되었으면 합..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

ded with DLL. The number of stages of DLL is able to be adjusted for changing injec..

der and ΣΔ modulator noise. The output clock of this circuit is 4.5GHz and input re..

detector and FLL loop with deadzone creator. During locked state, FLL loop’s charge..