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질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 5030 |
[답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] TCAD 관련하여 문의드립..
de; Tutorial > IC WorkBench Edit/View Plus Interface > 1. Working With t.. |
장은경 | 19.04.19 | 7 |
| 5029 |
[답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] [답변] TCAD 관련하여 ..
de; Tutorial > IC WorkBench Edit/View Plus Interface > 1. Working With t.. |
조인신 | 19.04.19 | 37 |
| 5028 |
[답변] chip수령에 관해 문의드립니다.
안녕하세요. IdeC 연구원 조인신입니다. 추가 제공분에 대해서는 공정 및 회차.. |
조인신 | 19.04.18 | 27 |
| 5027 |
ICvalidator 구버전
안녕하세요. 포항공과대학교 김병섭 교수님 연구실의 김광민입니다. .. |
김광민 | 19.04.18 | 15 |
| 5026 |
[답변] ICvalidator 구버전
안녕하세요. IdeC 연구원 조인신입니다. 요청한 2015.06-SP2-5 버전은 ID.. |
조인신 | 19.04.18 | 6 |
| 5025 |
[답변] [답변] ICvalidator 구버전
안녕하세요. 답변 감사합니다. 스크립트에 대한 불확실한 .. |
김광민 | 19.04.18 | 7 |
| 5024 |
[답변] [답변] [답변] ICvalidator 구버전
요청하신 대로 2015.06-SP2-5 버전의 설치 파일을 synopsys 사에 제공가능한지.. |
조인신 | 19.04.18 | 12 |
| 5023 |
하이퍼스레딩 질문드립니다.
dence에서 자료를 보면 multi-core 사용시 인위적으로 물리적인 코어의 개수를 늘린 하이.. |
노영석 | 19.04.17 | 18 |
| 5022 |
[답변] 하이퍼스레딩 질문드립니다.
dence에서 자료를 보면 multi-core 사용시 인위적으로 물리적인 코어의 개수를 늘린 하이.. |
조인신 | 19.04.17 | 38 |
| 5021 |
[답변] Wafer thickness 문의
안녕하세요. IdeC 연구원 조인신입니다. DB하이텍 180nm 공정의 칩 두께는 254.. |
조인신 | 19.04.17 | 19 |
| 5020 |
[답변] ADL 오류 관련 문의
안녕하세요. IdeC 연구원 조인신입니다. 해당 사항은 에러가 아니면 설계.. |
조인신 | 19.04.17 | 18 |
| 5019 |
[답변] Magna 0.18um 1902 관련
안녕하세요. IdeC 연구원 조인신입니다. 1. 사용하고 있는 display.drf 파일에.. |
조인신 | 19.04.16 | 31 |
| 5018 |
platform architect 질문드립니다.
안녕하세요 부산대학교 박성경 교수님 연구실 학생 조석재 입니다 PA관련해서 질문 드리.. |
박성경 | 19.04.16 | 24 |
| 5017 |
[답변] platform architect 질문드립니다.
IdeC 선혜승입니다 갖고 계신 라이센스 파일이 있을테니 열어서 .. |
선혜승 | 19.04.16 | 24 |
| 5016 |
삼성 65nm Standard Cell 위치 관련
안녕하세요 고려대학교 이재성 교수님 연구실 박사과정 유정환입니다. de.. |
유정환 | 19.04.15 | 19 |
| 5015 |
[답변] 삼성 65nm Standard Cell 위치 관련
design compiler 를 띄운 뒤 read_verilog 명령을 통해 읽어들일 수 있습니다&nbs.. |
선혜승 | 19.04.16 | 17 |
| 5014 |
[답변] [답변] 삼성 65nm Standard Cell 위치 관련
dence Virtuoso 상에서 Schematic 셀 기반으로 Verilog-In 하려면 삼성 65nm의 Standard .. |
유정환 | 19.04.16 | 8 |
| 5013 |
[답변] [답변] [답변] 삼성 65nm Standard Cell 위치 관련
dence Virtuoso 상에서 Schematic 셀 기반으로 Verilog-In 하려면 삼성 65nm의 Standard .. |
선혜승 | 19.04.16 | 25 |
| 5012 |
CDF&netlist mismatch
dence Spectre Verilog 시뮬레이션 진행 중 문제점이 발생하여 질문 드립니다. 실수로 .. |
송인호 | 19.04.15 | 23 |
| 5011 |
[답변] CDF&netlist mismatch
dence Spectre Verilog 시뮬레이션 진행 중 문제점이 발생하여 질문 드립니다. 실수로 .. |
조인신 | 19.04.16 | 34 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 159 |
EDA Tool Vendor 의 System Requirements 안내_20251209 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 25.12.09 | 803 |
| 158 |
EDA Tool Vendor 의 System Requirements 안내_20250401 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 25.04.01 | 1209 |
| 157 |
Linux OS 설치 가이드 2025 (EDA Tool 사용을 위한)
dec.or.kr/IdeC_library/library/view/?&no=46668 (권장 툴 버전은 진행하는 .. |
관리자 | 25.03.20 | 1866 |
| 156 |
EDA Tool Vendor 의 System Requirements 안내_20241216 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 24.12.16 | 989 |
| 155 |
EDA Tool Vendor 의 System Requirements 안내_20240401 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 24.04.01 | 1489 |
| 154 |
EDA Tool Vendor 의 System Requirements 안내_20230912 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 23.09.12 | 973 |
| 153 |
EDA Tool Vendor 의 System Requirements 안내_20230127 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 23.01.27 | 2433 |
| 152 |
[CAdeNCE] INDAGO - debug Analyzer 소개
dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스.. |
김연태 | 22.10.04 | 1086 |
| 151 |
EDA Tool Vendor 의 System Requirements 안내_20220901 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 22.08.31 | 743 |
| 150 |
EDA Tool Vendor 의 System Requirements 안내_20220214 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 22.02.14 | 4169 |
| 149 |
EDA Tool Vendor 의 System Requirements 안내_20210803 기준
dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 .. |
조인신 | 21.08.03 | 835 |
| 148 |
Linux OS 설치 가이드 2021 (EDA Tool 사용을 위한)
dec.or.kr 로 주시면 됩니다. 최종 수정일 : 2021년 4월 30일 .. |
관리자 | 21.04.30 | 8247 |
| 147 |
Serdes System 설계 관련 웨비나 공유
deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT.. |
김영지 | 21.03.10 | 1280 |
| 146 |
EDA Tool Vendor 의 System Requirements 안내_20210112 기준
dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일.. |
조인신 | 21.01.12 | 744 |
| 145 |
(Tool 활용법 공유) Cadence Manual - Virtuoso Ade L,XL (2020.06.24)
dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담) .. |
석은주 | 20.06.24 | 2428 |
| 144 |
EDA Tool Vendor 의 System Requirements 안내_20200211 기준
dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일.. |
조인신 | 20.02.11 | 1044 |
| 143 |
EDA Tool Vendor 의 System Requirements 안내_20190620 기준
dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일.. |
조인신 | 19.06.19 | 623 |
| 142 |
EDA Tool Vendor 의 System Requirements 안내_20190128 기준
dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일.. |
조인신 | 19.01.28 | 408 |
| 141 |
EDA Tool Vendor 의 System Requirements 안내_20181122 기준
dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일.. |
조인신 | 18.11.22 | 3181 |
| 140 |
EDA Tool Vendor 의 System Requirements 안내_20180621 기준
dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일.. |
조인신 | 18.06.21 | 5169 |
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|---|---|---|---|---|
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HLS / 딥러닝 FPGA 구현 관련 강의 개설 요청
이전에 개설되었던 '[Siemens EDA] C/C++알고리즘 디자인으로부터 Verilog RTL을 구현/생.. |
최승준 | 23.06.14 | 5603 |
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[ 캠퍼스][답변] [충북대] 반도체단위공정 및 종합공정
안녕하세요. IdeC충북대지역센터 담당자입니다. 본 강의와 관련.. |
라해미 | 23.06.13 | 5817 |
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[ 캠퍼스][답변] [충북대] 반도체단위공정 및 종합공정
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라해미 | 23.06.13 | 5491 |
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[ 캠퍼스][답변] 반도체단위공정 및 종합공정
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라해미 | 23.06.13 | 6469 |
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[ 캠퍼스][답변] 반도체단위공정 및 종합공정 증원 요청
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라해미 | 23.06.13 | 4187 |
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[ 캠퍼스][답변] 충북대 반도체단위공정 및 종합공정
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라해미 | 23.06.13 | 4752 |
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[ 캠퍼스][답변] 반도체 단위 공정 및 종합공정 증원 요청
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라해미 | 23.06.13 | 6428 |
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[ 캠퍼스][답변] 반도체 단위 공정 및 종합공정 증원 요청
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라해미 | 23.06.13 | 4862 |
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[ 캠퍼스][답변] 반도체단위공정 및 종합공정 온라인 증원 부탁드립니다.
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라해미 | 23.06.13 | 6156 |
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[ 캠퍼스][답변] 반도체종합 공정 정원 증원
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라해미 | 23.06.13 | 6096 |
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[ 캠퍼스][답변] 충북대 반도체 공정 인원증원 문의
안녕하세요. IdeC충북대지역센터 담당자입니다. 본 강의와 관련.. |
라해미 | 23.06.13 | 6251 |
| 개설 희망 강좌 신청 |
[ 캠퍼스][답변] 충북대 반도체단위공정 및 종합공정
안녕하세요. IdeC충북대지역센터 담당자입니다. 본 강의와 관련.. |
라해미 | 23.06.13 | 6184 |
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[ 캠퍼스][답변] 충북대 반도체단위공정 및 종합공정 증원부탁드립니다.
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라해미 | 23.06.13 | 6262 |
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[ 캠퍼스][답변] 반도체단위공정 및 종합공정 온라인 강의 증원 부탁드립..
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라해미 | 23.06.13 | 5885 |
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[ 캠퍼스][답변] 충북대 반도체종합 공정 정원
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라해미 | 23.06.13 | 5736 |
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[ 캠퍼스][답변] 반도체단위공정 및 종합공정 온라인 강의 증원신청 부탁..
안녕하세요. IdeC충북대지역센터 담당자입니다. 본 강의와 관련.. |
라해미 | 23.06.13 | 6401 |
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MATLAB과 Simulink로 시작하는 모델기반 설계 및 FPGA/SoC 개발 워크플로..
안녕하십니까. 3년전에 진행되었던 MATLAB과 Simulink로 시작하는 모델기반 설계 .. |
김선우 | 23.06.12 | 5711 |
| 공지사항 |
[IdeC] 시스템반도체설계 실무인력양성 프로그램 제4기 교육생 모집 (신..
demy.idec.or.kr:444/track/apply/list/) 8. 기타 정보: 홈페이지 참고 (https://.. |
채워진 | 23.06.09 | 14533 |
| 공지사항 |
[CDC]ISOCC 2023 CDC 접수 안내(~06.21(수))
dec.or.kr 로그인 => myidec => IdeC 참여내역 => CDC 신청내역 [참고 사항] .. |
이의숙 | 23.06.01 | 11441 |
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[ 캠퍼스][답변] [전남대] CMOS를 이용한 아날로그 회로설계 및 레이아웃..
안녕하세요 IdeC 전남대캠퍼스입니다 사용 가능한 PC와 라이센스 수량이.. |
채보라 | 23.05.31 | 5114 |


