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안녕하세요. IdeC 연구원 조인신입니다.   전화상으로 말씀 드린대로 synopsys ..

   안녕하세요 확인 해 본 결과 저희가 신청한 ip가 예전 서버 ip주소로 잘못..

메일로 답변 드렸습니다.   [조광식 ]님의글 ==================================..

안녕하세요. IdeC 연구원 조인신입니다.   calibre 를 실행한 서버의 ..

연구원님. 답변 감사합니다. 현재 사용하고 있는 ip는 143.248.99.39 이며, 사용자가 ..

저희 서버의 문제인 것 같아 mentor network license 사용 신청분을 재처리했으니 ..

연구원님. 이제 실행이 됩니다. 감사합니다.      [조인신 ]님의글 =..

안녕하세요. IdeC 연구원 조인신입니다.   전화상으로 말씀 드린대로 PVS ..

안녕하세요. 한양대학교 이재성 입니다. PDK 자료를 보다보니 사용해야하는 EDA tool 목..

전화상으로 말씀드린대로 첨부하신 파일에 명시되어 있는 버전과 동일하거나 상위버전을..

안녕하세요. 한양대학교 이재성 입니다.   IdeC tool ftp에 PVS가 없는데 설치 파..

안녕하세요. IdeC 연구원 조인신입니다.   layer 의 정의는 제공하는 문서 중 HL..

del file 은 corner_HL18G.scs 를 이용하여 simulation 하는데 혹시 180nm 공정의 n..

del file 은 corner_HL18G.scs 를 이용하여 simulation 하는데 혹시 180nm 공정의 n..

 안녕하세요. IdeC 김영지입니다. 신청 취소 해드렸습니다. 다만, 강의 시작 최소..

안녕하세요. IdeC 연구원 조인신입니다.   우선 사용하고 있는 tool 들의 버전부..

안녕하세요. IdeC 연구원 조인신입니다.   nsi소자와 nsi2의 소자중 필요한 것을..

 안녕하세요. IdeC 김영지입니다.   VoD 강좌 수강에 대해선 수료증 또는 이..

 1cpoy 라는 것은 툴 1개를 의미 합니다.   1copy를 가지고 계시다면 ..

안녕하세요?   IdeC에서 EDA툴 라이센스를 제공받아 운영하고 있습니다.   ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dec.or.kr -> 마이페이지 -> EDA Tool 신청내역 - 첨부한 2015년 EDA Tool 수..

Category Analog & Mixed Signal > Timing/Clock Circuit > PLL > (Output Freq.) Over..

2016년 5월 23일~ 5월 25일까지 있었던  [IdeC 연구원 강의]Full-Custom 설계..

             &..

des a 6-bit SAR ADC, 6-bit DPWM, analog dead-time & driver circuits, and proposed b..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

devices using ambient vibrational energy. To use PE energy effectively, the harvest..

dec.or.kr (접수 기간내 도착분 한함)    - ..

decision algorithm enables to alleviate the speed limitation and lower power consum..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

Category Analog & Mixed Signal > Power Management Circuit > DC-DC Converter > Oth..

dec.or.kr 로 신청 및 접수                &n..

der 11-Bit > (Conversion Rate) 100MSPS ~ 200MSPS description A 100MS/s 10-bi..

decription 도 강좌내용에 추가되었으면 합니다.  (VOD 서비스가 지원되었으면 합..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

ded with DLL. The number of stages of DLL is able to be adjusted for changing injec..

der and ΣΔ modulator noise. The output clock of this circuit is 4.5GHz and input re..

detector and FLL loop with deadzone creator. During locked state, FLL loop’s charge..

dec.or.kr/    4. 자세한 사항은 IdeC 웹페이지를 참조해주세요. ..