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Fatal: Galaxy-Common+Galaxy-ICC is not enabled. (DCSH-1)Exit IC Compiler!  Fa..

안녕하세요. IdeC 연구원 조인신입니다.   xilinx license 관련 설치가이드는 별..

device -> CMOSInverter 예제를 참고하시기 바랍니다. 이 예제를 보면 SdeVICE 의 c..

device 관련 질문이 있어 질문 드리게 되었습니다. Sentaurus 에서 Metal과 Metal을 접..

dence tool 자체 설정을 변경해도 PDK 안에 암호화되어 있는 파일에 설정이 되어 있어 ..

안녕하세요 황경수님 전남대 IdeC 담당 강병호입니다. 글을 읽어보니 요청사항이 2가지..

안녕하세요. IdeC 연구원 조인신입니다.   첨부한 것과 같이 진행을 할 경..

dec에 가서 DRC error를 해결 할 수 있는지   발생하는 에러는 머지를 하면 해결될..

dec에가서 따로 DRC를 돌려야 한다고   저번에 답변해 주셨는데, idec에 가서 DRC..

   안녕하세요  전남대 IdeC 담당 강병호입니다.  수료증 발급에..

2017-08-24 ~ 2017-08-28 기간동안 전남대 IdeC 센터에서 진행된 'PSPICE를 활용한 아날..

design 할때 사용하지 않는 pin은 wiring을 해두지 않았습니다. 이런 것이 문제가 될 수 ..

design 할때 사용하지 않는 pin은 wiring을 해두지 않았습니다. 이런 것이 문제가 될 수 ..

design compiler 이후 만들어 진 netlist를 봤는데 clock period에 따라 변화가 있었습니..

dence의 config (post-simulation)을 돌리니, 최근 아래의 에러 메시지가 뜨면서 실행되..

dence의 config (post-simulation)을 돌리니, 최근 아래의 에러 메시지가 뜨면서 실행되..

  디지털 셀에는 메탈 정보가 모두 포함되어 있지 않습니다. Calibre DRC 를 확인..

그렇다면 PNR된 Digital 파트에는 analog부분의 layout을 할때 일반적으로 쓰고 있는 DRC..

 같은 DRC Rule 파일을 사용합니다.     단지 디지털 셀 안에 레..

안녕하세요. IdeC 연구원 조인신입니다.   첨부한 방법으로 진행하면 문제..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dec.or.kr -> 마이페이지 -> EDA Tool 신청내역 - 첨부한 2015년 EDA Tool 수..

Category Analog & Mixed Signal > Timing/Clock Circuit > PLL > (Output Freq.) Over..

2016년 5월 23일~ 5월 25일까지 있었던  [IdeC 연구원 강의]Full-Custom 설계..

             &..

des a 6-bit SAR ADC, 6-bit DPWM, analog dead-time & driver circuits, and proposed b..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

devices using ambient vibrational energy. To use PE energy effectively, the harvest..

dec.or.kr (접수 기간내 도착분 한함)    - ..

decision algorithm enables to alleviate the speed limitation and lower power consum..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

Category Analog & Mixed Signal > Power Management Circuit > DC-DC Converter > Oth..

dec.or.kr 로 신청 및 접수                &n..

der 11-Bit > (Conversion Rate) 100MSPS ~ 200MSPS description A 100MS/s 10-bi..

decription 도 강좌내용에 추가되었으면 합니다.  (VOD 서비스가 지원되었으면 합..

dec.or.kr, 042-350-8533● 참가신청 : 바로가기(Click!!) - 신청자 : 지도교수만 가..

ded with DLL. The number of stages of DLL is able to be adjusted for changing injec..

der and ΣΔ modulator noise. The output clock of this circuit is 4.5GHz and input re..

detector and FLL loop with deadzone creator. During locked state, FLL loop’s charge..