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dence와 mentor를 설치하였고 라이센스를 물렸습니다   그런데 cadence를 실행하..

  안녕하세요. IdeC 교육담당 김영지입니다.   현재 IdeC에서는 VOD에 대한..

dence tool을 사용하면서 문제가 생겨서 컴퓨터를 수리하였습니다. 운영체제만 따로 다른..

dence tool을 사용하면서 문제가 생겨서 컴퓨터를 수리하였습니다. 운영체제만 따로 다른..

dence tool을 사용하면서 문제가 생겨서 컴퓨터를 수리하였습니다. 운영체제만 따로 다른..

dence tool을 사용하면서 문제가 생겨서 컴퓨터를 수리하였습니다. 운영체제만 따로 다른..

안녕하세요. IdeC 연구원 조인신입니다.   tool option 이나 command 에 multi t..

빠른 답변 감사드립니다. 하나만 더 여쭙겠습니다. cpu 한개 사용량의 %정도를 조절할 ..

사용하는 CPU 수를 조절할 수는 있으나 % 는 조절할 수 없습니다.   [박혁 ]님의..

안녕하세요. IdeC 연구원 조인신입니다.   문의하신 사항은 synopsys 사에 ..

device_ug.pdf 파일의 51페이지를 보면 By default, a device simulated in 2D is assum..

device_ug.pdf 파일의 51페이지를 보면 By default, a device simulated in 2D is assum..

de 를 가지고 설계를 해도 sdevice 로 시뮬레이션을 하기 때문에 동일할 것입니다. &nbs..

de를 2d로 사용하였을때 z의 default 길이가 어떻게 계산되나요???

deal network 명령으로 선언을 안해서 그럴수도 있습니다   set ideal network 설..

de에서 나온대로 Done했어요 근데 virtuoso를 입력하면 창이 뜨질 않습니다 ㅜㅠ 아직 ..

de에서 나온대로 Done했어요 근데 virtuoso를 입력하면 창이 뜨질 않습니다 ㅜㅠ 아직 ..

delay 는 내부 딜레이값을 의미하는 것이 아닙니다.      내부의 딜레이..

delay 에도 궁금한게 있는데, 밑의 그림을 보면 set_output_delay 가 4초 이후부터 이용..

delay 는 칩 외부에서 소요되는 시간입니다  칩 바깥의 시간이 어느 정도인지를 부..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

안녕하세요 부산대 반도체설계교육센터입니다 더 많은 수강기회를 드리고 싶지만 원활..

안녕하세요 경북대 IdeC 입니다. 아직 신청 기간이 많이 남아 홈페이지를 살펴봐 주시..

안녕하세요   Testable design of VLSI Semiconductor for Low Power Consumption..

안녕하세요 IdeC교육생 양동현입니다. 다름이 아니라 디지털회로설계 (RTL-to-GDSI..

   추가 신청하실 수 있도록 조치 하겠사오니  담당자 메일(senachung@..

  안녕하세요   경북대 IdeC 입니다.   아직 신청 기간이 많이 남아..

안녕하세요 경북대 IdeC 입니다. 아직 신청 기간이 많이 남아 홈페이지를 살펴봐 주시..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  현재 실습실 및 툴 수량의 제한으로 증원..

온라인 강의 정원 초과로 인하여 증원신청 드리고 싶습니다. 감사합니다.

dec@knu.ac.kr 메일로 성함과 연락처 보내주세요. 감사합니다.     [..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가하며,..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가합니..

안녕하세요, 광운대 IdeC 캠퍼스입니다.  실습실 및 툴 제한으로 증원은 불가하며,..

안녕하십니까!!! 반도체의 "공정"이란 글자만 보이면 항상 23시 50분 부터 휴대폰 및 노..