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delay 는 내부 딜레이값을 의미하는 것이 아닙니다.      내부의 딜레이..

delay 에도 궁금한게 있는데, 밑의 그림을 보면 set_output_delay 가 4초 이후부터 이용..

delay 는 칩 외부에서 소요되는 시간입니다  칩 바깥의 시간이 어느 정도인지를 부..

delay 이해가 잘안되는데, 칩 바깥의 시간이 어느 정도 인지를 부여 한다는 것은 chip외..

delay 와 output delay 는  합성을 진행할때 부여하는 건데   추정치로 부여..

delay와 output_delay를 수정하면 create_clock 때 와 마찬가지로  buffer가 달리..

delay 값을 2로 하여 칩 내부를 8로 하면 타이밍이 여유가 넘치니까 RTL 에 기술된 대로 ..

delay 관련해서는   1. input delay에 via 혹은 metal때문에 자연스레 생기..

design은 Memory 를 사용합니다. Memory는 스크립트를 통해 합성을 해놓은 상태입니다. ..

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design은 Memory 를 사용합니다. Memory는 스크립트를 통해 합성을 해놓은 상태입니다. ..

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de metal 및 slot rule 은 아날로그 PDK doc 에 명시되어 있습니다. 0.18um공정의경우HL..

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de metal을 위해 slotting 단계에서 필요한 sidespace 와 같은 정보가 필요 합니다. 어떤..

안녕하세요. IdeC 연구원 조인신입니다.   서버에 필요한 Library 가 설치되어 ..

 감사합니다!! Linux OS 설치 가이드 2016 글에 있는 모든 라이브러리를 설치하니..

안녕하세요! 처음으로 프로그램 툴을 깔아봅니다. 친절한 매뉴얼대로 진행중 업로드1부..

안녕하세요. IdeC 연구원 조인신입니다.   Verdi 는 현재 IdeC 에서 제공하..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

dec.or.kr/IdeC_library/library/view/?&no=46668  (권장 툴 버전은 진행하는 ..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dence Indago는 시뮬레이션 디버깅 툴 입니다. (debug Analyzer)시뮬레이션 파형과 소스..

dence, Siemens EDA, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 ..

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dec.or.kr 로 주시면 됩니다.  최종 수정일 : 2021년 4월 30일   ..

deling Serdes CTLE Using Transfer Function Data 전달함수 데이터를 이용한 Serdes CT..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

dence Virtuoso Ade L, XL (제공자 : KAIST 류승탁 교수, 김예담)    ..

dence, Mentor, Synopsys 의 System Requirements 에 대해 안내합니다. 업로드 한 파일..

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(주)이미지스테크놀로지 병역특례 전문연구요원을 아래와 같이 모집합니다. &nbs..

안녕하세요. IdeC 교육 담당자 입니다. 개설을 희망하신 Verilog HDL 강좌는 2014년도 ..

de ADC : 2013SG14b50MSps013 Dual-Mode ADC" 서강대학교 산학협력단, 등록일자 : 2013년..