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sient 테스트 netlist를 이용하여 HSPICE 실행 후 WaveView에서 결과를 확인하려고 하였..

sity rule을 제외하고는 waive가 불가능한 DRC는 발생하지 않은 것으로 확인되어, dummy ..

sion denied 오류가 발생하여, 현재 정상적인 제출이 어려운 상황입니다. 현재는 수정 ..

sity 에러가 (GROI.DEN.1) 발생합니다.   Auto Dummy 작업 시 LOGO Boundary 내부..

sity 에러가 (GROI.DEN.1) 발생합니다.   Auto Dummy 작업 시 LOGO Boundary 내부..

sicalPC density over local 125 um x 125 um areas stepped in 62.500 um increments. E..

sicalPC density over local 125 um x 125 um areas stepped in 62.500 um increments. E..

sity error를 해결 중에 있습니다. Smartfill을 통해 대부분의 density error가 해결되..

sity 작업의 기본은 설계자가 직접 작업하는 것이고, smart fill 은 보조 수단입니다.&nb..

sign_manual에 기재된 부분을 찾을 수 없어 질문드립니다.    감사합니..

sign_manual에 기재된 부분을 찾을 수 없어 질문드립니다.    감사합니..

sitity 비율이 35% 이상일 때 발생하는 것 같습니다. 이 DRC rule이 확실하게 전체 칩 ..

sity 와 함께 출력될 것으로 예상합니다.     DRC를 진행할 때 환경 변..

signal로 설계를 하였고 io 링 패드로 layout을 마무리하였습니다. io 링의 가장 바깥 부..

signal로 설계를 하였고 io 링 패드로 layout을 마무리하였습니다. io 링의 가장 바깥 부..

signal로 설계를 하였고 io 링 패드로 layout을 마무리하였습니다. io 링의 가장 바깥 부..

signal로 설계를 하였고 io 링 패드로 layout을 마무리하였습니다. io 링의 가장 바깥 부..

signal로 설계를 하였고 io 링 패드로 layout을 마무리하였습니다. io 링의 가장 바깥 부..

sim 을 돌려 보시면 동작 확인 가능합니다.    [김용희]님의 글 ===========..

sity rule을 만족하지 못하는 상황입니다. 따라서 이를 해결하기 위해 직접 손으로 M6 f..

sign with Verilog-HDL 개요 : 키워드 : Verilog, HDL, Digital System Design, Log..

sign Using Altera MAX+Plusll 개요 : 키워드 : Verilog HDL, Altera MAX+Plusll, F..

sign 개요 : 키워드 : 마이크로 프로세서, 디지털 시스템 설계, 데이터 패스, 컨트..

sing UART 개요 : 키워드 : UART, Temperature Monitoring System, Serial Communic..

sign, Digital System

sign of a FPGA 개요 : 본 강좌는 학생들이 VHDL을 이용하여 FPGA 칩을 설계할 수 있도..

sign 개요 : 디지털시스템공학은 전기, 전자, 정보통신, 그리고 컴퓨터 분야를 비롯한 ..

영문제목 : Digital Engineering 개요 : 디지털공학은 정보통신, 전기전자를 비롯한 이..

sign 개요 : VHDL에 대해 전반적으로 이해하고, 데이터 북의 타이밍 해석방법 및 설계 ..

sign Using VHDL 개요 : VHDL의 문법 기초, 합성 가능한 VHDL 기술을 위한 코딩 스타일..

sign 개요 : 디지탈 시스템의 분석과 설계를 위한 논리회로의 기본개념 및 원리를 습득..

sign 개요 : 본 교재는 Verilog HDL을 사용하여 실제로 디지털 시스템을 설계하기 위한..

sign 개요 : ● 전달 마이크로 오퍼레이션 ● 교환 마이크로 오퍼레이션 ● 버스 전송 마..

sign 개요 : ● Memory(ROM, Static RAM, Dynamic RAM, SDRAM)의 구조 ● Memory의 인터..

sign 개요 : ●고속 가산기의 원리, 종류(Carry Lookahead, Carry Skip, Carry Select, ..

sign 개요 : ● 1 비트 반가산기/전가산기 ● Serial 및 Ripple 가산기의 원리 및 장.단..

sign Using ASM Charts 개요 : ● ASM 차트 ● ASM 차트의 유도 ● ASM 차트에 의한 설계..

sing FPGA/CPLD 개요 : ● PLD 의 사용목적 ● PLD 의 종류 및 장.단점 ● FPGA/CPLD 의 ..

sign with Verilog-HDL 개요 : ●· Verilog-HDL 에 대한 복습 ● 기본 조합회로의 설계(..

sign Using Altera MAX+Plusll 개요 : ● Verilog-HDL 모의실험 및 합성 ● Xilinx Found..

sign Education Center(IDEC)   2026 IDEC Congress CDC 참여 안내 (접수..

sign Education Center(IDEC)   2026년 IDEC MPW 모집 안내(4월)- 모집 : ..

sign Education Center(IDEC)   2026년 정기 연구용 EDA Tool 수요조사 ..

안녕하세요. 경북대학교 IDEC에서 '2026 창의 회로설계 챌린지’(시스템 반도체 ..

안녕하세요. 반도체설계교육센터(IDEC)에서 전국 대학교 학부생을 대상으로, ‘..

sign Education Center(IDEC)   2026년 정기 연구용 EDA Tool 수요조사 사..

온라인으로만 교육을 듣고, 가정에서는 연습을 할 수 있는 경우가 많이 없어, 오프라인 ..