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안녕하세요.   답변 주셔서 감사합니다.   안내해주신 내용을 참고하여 확..

config 를 만들어서 진행하는 이유를 알 수 없으나 schematic 으로 진행해도 됩니다..

 안녕하세요 config로 안하고 그냥 schematic으로 확인했을 때는 정상적으로 시뮬..

config 에서 ST_C32_addon_DP Library 의 cmom_6U1x_2U2x_2T8x_LB_wo_via_rf C..

Merge 서버의 pdk 버전이 V.0.1.2.2로 Update 하였습니다. 다시 실행 해보시기 바랍니다..

  IDEC 선혜승입니다    질문이 많으셨는데,  우선 이 말씀부터..

R2947 N_VSS_R2947_pos N_47_R2947_neg lvsres R=0.001 를  R2947 N_VSS_R2947_po..

수정하여 진행했음에도 마찬가지로 이번에는 resistor 가 정의되어 있지 않다는 에러가 ..

이전 답변에  ----------------------------------------------------------------..

ffers {objects} {lib-cell} 명령어를 쓰는 것 같았습니다. gui에서는 object를 478개의..

ffers {objects} {lib-cell} 명령어를 쓰는 것 같았습니다. gui에서는 object를 478개의..

ffset {30} create_placement -floorplan# reset_placement (remove placement) place_..

ffset {30} create_placement -floorplan# reset_placement (remove placement) place_..

ffset] 명령에서  각종 사이즈와 offset 에서 문제가 있었던 것 같기도 한데 ..

ff_check_drc 명령어를 사용했을 때, 사진과 같이 IC Validator Elite licensing. Licens..

ff_check_drc 명령어를 사용했을 때, 사진과 같이 IC Validator Elite licensing. Licens..

IDEC 이종행입니다.   LNR28LPP design manual에 따르면 아래와 같이 되어 있으며..

내용 확인하였습니다. 상세한 답변 감사드립니다!   천새루 드림   [이종..

아래 글에 답변드립니다.    [김범수]님의 글 ============================..

안녕하세요, 고려대학교 이형민 교수님 연구실 박사과정 이윤호입니다. 항상 친절히 안..

fftw libreadline*yum -y install xorg*font* xterm redhat-lsbyum -y install compat-op..

fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com..

IC Design Education Center(IDEC)   (Tool 활용법 공유) Caden..

fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com..

ffects, electromigration, ESD) 키워드 : 수율

ffic light controller 의 동작을 살펴본다.• 제14주State minimization, State as..

fferential Amplifier 개요 : 키워드 : CMOS, 차동 증폭기, 회로 해석, PSPICE

fferential circuit, feedback, frequency response

fferential Amplifier 개요 : ● CMOS 차동 증폭기 회로의 기능과 발전 과정 ● 저항..

ffect, Timing verification, Power integrity, Signal integrity

ff할 수 있는지의 결정과정을 다루고자 한다. 키워드 : VLSI, 디지털시스템, 집적회로..

ff까지 전체 과정을 소개) ● Full-custom 설계를 위한 설계 환경 및 CAD tool 소개 ●..

ffer 설계 ● 저전력 설계 방안 ● Design margin ● Clock skew ● Latch-up 문제 ..

ffect, Timing verification, Power integrity, Signal integrity