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교육자료
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1 | MWOffICE 를 이용한 설계 기초/실습 | 구재희 | 02.01.15 | 187 |
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1627 |
[답변] DB 180 공정 IBG 소자 및 ISO RING 관련 문의드립니다.
pch_svt_ibg_iso_nbl_5p0v 소자를 layout 에 놓은 후 properties 의 parameter 탭.. |
조인신 | 24.07.10 | 12 |
| 1626 |
[답변] DB 180 공정 IBG 소자 및 ISO RING 관련 문의드립니다.
안녕하세요. IDEC이종행입니다. PDK cell 제공외에 추가 layer으로 SDPW추가 된 것으로 .. |
이종행 | 24.07.10 | 15 |
| 1625 |
[답변] DB 180 공정 IBG 소자 및 ISO RING 관련 문의드립니다.
말씀하신 추가 layer가 ISO와 SDNW 사이 SDPW layer를 말씀하는 것 맞나요?  .. |
안희찬 | 24.07.10 | 14 |
| 1624 |
[답변] DB 180 공정 IBG 소자 및 ISO RING 관련 문의드립니다.
안녕하세요. Sub으로 ISO와 SDNW 사이 SDPW layer 적용은 문제가 없어 보입니다.. |
이종행 | 24.07.10 | 33 |
| 1623 |
[답변] 과제 사사 문구 관련 문의
안녕하세요 IDEC 김별님입니다. IDEC 홈페이지 상단-참여교수-성과:논문.. |
김별님 | 24.07.04 | 108 |
| 1622 |
[답변] 시놉시스 SentaurusTCAD Thermal Boundary 잡는 방법 문의드립니다.
ffusion model 과 thermodynamic model을 둘다 쓰던데, 이런건 어떻게 해야하는지도 궁금.. |
정재희 | 24.07.04 | 35 |
| 1621 |
[답변] 시놉시스 SentaurusTCAD Thermal Boundary 잡는 방법 문의드립니다.
ffusion model 과 thermodynamic model을 둘다 쓰던데, 이런건 어떻게 해야하는지도 궁금.. |
정재희 | 24.07.05 | 46 |
| 1620 |
[답변] Warning - Stamping conflict in SCONNECT
fferent, please attach a detailed explanation. [이종욱]님의 글 ===========.. |
조인신 | 24.07.01 | 96 |
| 1619 |
"DB하이텍 180nm BCDMOS" - Having Layout LVS error in the Pin Connection(outlin..
Hello, Hope you are doing well. I want to inform about one problem I am fa.. |
ISLAM MD TURIQUL | 24.06.28 | 40 |
| 1618 |
[답변]
Dear, When performing LVS, simply connect VSS net and sealring. Alt.. |
조인신 | 24.07.01 | 22 |
| 1617 |
[답변]
Hello,Thanks so much for your Reply. It works.After LVS lest should I.. |
ISLAM MD TURIQUL | 24.07.01 | 9 |
| 1616 |
[답변]
Hello, It is recommended to remove. Thanks, Cho. &n.. |
조인신 | 24.07.01 | 25 |
| 1615 |
[답변] ss28nm DRC 관련 문의
fferent nets >=1 이거는 diffetent net이 1이상이 되어야 한다는 건가요?? .. |
김현준 | 24.06.25 | 40 |
| 1614 |
[답변] ss28nm DRC 관련 문의
fferent nets >=1 이거는 diffetent net이 1이상이 되어야 한다는 건가요?? .. |
조인신 | 24.06.26 | 133 |
| 1613 |
[답변] DB 180nm 공정 LVS(ERC에러) 문의드립니다.
안녕하세요. 추가적으로 질문이 있어 다시 답변을 남겨드립니다. 스캐매틱에 .. |
김연홍 | 24.06.24 | 16 |
| 1612 |
[답변] DB 180nm 공정 LVS(ERC에러) 문의드립니다.
안녕하세요. IDEC 조인신입니다. pch 의 body(Nwell) 가 Power 가 아.. |
조인신 | 24.06.24 | 51 |
| 1611 |
SF28-2401회 mc synthesis 관련
ffp_sigcmin_0p880v_0p880v_0p000v_0p000v_0p000v_125c.db 다음 3가지 파일을 만든 후에.. |
황영준 | 24.06.21 | 91 |
| 1610 |
Question Regarding the "3Rg_min" DRC Error in BCD180nm MPW
Hello, I am a student of Professor Jong-Wook Lee from Kyung Hee University. I am e.. |
이종욱 | 24.06.20 | 28 |
| 1609 |
[답변] Question Regarding the
Dear, Density errors cannot be waived. It must be resolved. .. |
조인신 | 24.06.21 | 22 |
| 1608 |
Cadence Virtuoso 관련 문의드립니다
ff를 하는지에 대한 수식/코드 구성을 보고자 하는데, 볼 수 있는 방법이 있는지 궁금합.. |
박채빈 | 24.06.18 | 35 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 14 |
Linux OS 설치 가이드 2025 (EDA Tool 사용을 위한)
fftw libreadline*yum -y install xorg*font* xterm redhat-lsbyum -y install compat-op.. |
관리자 | 25.03.20 | 1857 |
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Linux OS 설치 가이드 2021 (EDA Tool 사용을 위한)
fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com.. |
관리자 | 21.04.30 | 8244 |
| 12 |
(Tool 활용법 공유) Cadence Manual - Virtuoso ADE L,XL (2020.06.24)
IC Design Education Center(IDEC) (Tool 활용법 공유) Caden.. |
석은주 | 20.06.24 | 2427 |
| 11 |
Linux OS 설치 가이드 2016 (EDA Tool 사용을 위한)
fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com.. |
관리자 | 16.03.22 | 16796 |
| 10 |
e2l-반도체공학-집적회로 설계 기술: 수율과 신뢰도
ffects, electromigration, ESD) 키워드 : 수율 |
구재희 | 04.12.30 | 1044 |
| 9 |
e2l-디지털시스템-논리회로 설계 및 실험
ffic light controller 의 동작을 살펴본다.• 제14주State minimization, State as.. |
구재희 | 05.01.05 | 1087 |
| 8 |
e2l-아날로그 회로-Differential Amplifier
fferential Amplifier 개요 : 키워드 : CMOS, 차동 증폭기, 회로 해석, PSPICE |
구재희 | 05.09.07 | 1059 |
| 7 |
e2l-아날로그 회로-전자회로
fferential circuit, feedback, frequency response |
구재희 | 05.01.11 | 980 |
| 6 |
e2l-아날로그 회로-Differential Amplifier
fferential Amplifier 개요 : ● CMOS 차동 증폭기 회로의 기능과 발전 과정 ● 저항.. |
구재희 | 04.12.30 | 1090 |
| 5 |
e2l-접적회로-CAD algorithms: design verification of VLSI systems
ffect, Timing verification, Power integrity, Signal integrity |
구재희 | 05.09.07 | 754 |
| 4 |
e2l-접적회로-VLSI 설계
ff할 수 있는지의 결정과정을 다루고자 한다. 키워드 : VLSI, 디지털시스템, 집적회로.. |
구재희 | 05.01.05 | 1031 |
| 3 |
e2l-접적회로-Full-custom Digital IC 설계 과정과 검증
ff까지 전체 과정을 소개) ● Full-custom 설계를 위한 설계 환경 및 CAD tool 소개 ●.. |
구재희 | 04.12.30 | 1322 |
| 2 |
e2l-접적회로-표준 CMOS 설계 규칙과 Layout 실습
ffer 설계 ● 저전력 설계 방안 ● Design margin ● Clock skew ● Latch-up 문제 .. |
구재희 | 04.12.30 | 897 |
| 1 |
e2l-접적회로-CAD algorithms: design verification of VLSI systems
ffect, Timing verification, Power integrity, Signal integrity |
구재희 | 04.12.30 | 831 |
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심원보 | 25.04.10 | 10 |
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[EDA Tool] 2025년 정기 EDA Tool 수요조사 사전 안내 (신청기간 : 03.31..
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[MPW] 참여시 의무사항 및 이행 내역 확인 방법
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이의숙 | 25.03.18 | 6500 |
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이동원 | 25.03.18 | 4953 |


