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교육자료
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1 | MWOffICE 를 이용한 설계 기초/실습 | 구재희 | 02.01.15 | 187 |
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1287 |
LVS, PEX 관련 이전 질문에 대한 추가 질문이 있습니다.
--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : EDA Tool 버전(SCL/LCU/MGLS 포함.. |
이원빈 | 23.03.15 | 49 |
| 1286 |
[답변] LVS, PEX 관련 이전 질문에 대한 추가 질문이 있습니다.
안녕하세요. IDEC 조인신입니다. LVS 시 sourcing 하는 sourceme 와 PEX 시 so.. |
조인신 | 23.03.16 | 42 |
| 1285 |
[답변] virtuoso 실행 안됨 및 CDS 검은창
fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com.. |
신대견 | 23.03.14 | 18 |
| 1284 |
[답변] virtuoso 실행 안됨 및 CDS 검은창
fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com.. |
조인신 | 23.03.14 | 139 |
| 1283 |
[답변] PEX Option의 Include 관련 문의드립니다
답변 감사드립니다. 말씀해주신 부분을 확인하기 위해 LVS, PEX를 같이 .. |
이원빈 | 23.03.15 | 33 |
| 1282 |
라이선스 실행 문제 문의
--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : EDA Tool 버전(SCL/LCU/MGLS 포함.. |
조용수 | 23.02.16 | 27 |
| 1281 |
[답변] 라이선스 실행 문제 문의
안녕하세요. IDEC 조인신입니다. IDEC 에서 지원하는 Cadence 는 라이.. |
조인신 | 23.02.17 | 29 |
| 1280 |
[답변] create_generated_clock에 대해 문의드립니다.
IDEC 선혜승입니다 create_generated_clock .. |
선혜승 | 23.02.06 | 44 |
| 1279 |
[답변] Virtuoso 실행관련 문의
fffff (2097151), shift 0\# current id 0x0, current max 0x1ffffa (2097146)\# Max dat.. |
김재명 | 23.01.18 | 48 |
| 1278 |
[답변] Virtuoso 실행관련 문의
fffff (2097151), shift 0\# current id 0x0, current max 0x1ffffa (2097146)\# Max dat.. |
관리자 | 23.01.18 | 133 |
| 1277 |
DRC error
fferent answers. Please clarify |
Jatoth Deepak Naik | 23.01.10 | 231 |
| 1276 |
[답변] DRC error
fferent answers. Please clarify |
선혜승 | 23.01.10 | 665 |
| 1275 |
PT ECO 관련 문의
ffer cell이 들어갈만한 공간도 많아서 pt eco를 통해 잡을 수 있을 것으로 예상되는데, .. |
이민재 | 23.01.10 | 34 |
| 1274 |
[답변] PT ECO 관련 문의
ffer cell이 들어갈만한 공간도 많아서 pt eco를 통해 잡을 수 있을 것으로 예상되는데, .. |
선혜승 | 23.01.10 | 23 |
| 1273 |
[답변] PT ECO 관련 문의
ffer cell을 넣어주면 해결이 가능할 것 같은데, PT ECO에서는 마지막 path 끝에 buffer .. |
이민재 | 23.01.10 | 18 |
| 1272 |
[답변] PT ECO 관련 문의
ffer cell을 넣어주면 해결이 가능할 것 같은데, PT ECO에서는 마지막 path 끝에 buffer .. |
선혜승 | 23.01.10 | 16 |
| 1271 |
[답변] PT ECO 관련 문의
ffer cell을 넣어주면 해결이 가능할 것 같은데, PT ECO에서는 마지막 path 끝에 buffer .. |
이민재 | 23.01.10 | 12 |
| 1270 |
[답변] PT ECO 관련 문의
ffer cell을 넣어주면 해결이 가능할 것 같은데, PT ECO에서는 마지막 path 끝에 buffer .. |
선혜승 | 23.01.10 | 78 |
| 1269 |
virtuoso 실행 관련 문의드립니다.
fficient number of tokens for token capability Virtuoso_Layout_Suite_GXL("95321") t.. |
김용수 | 23.01.09 | 44 |
| 1268 |
[답변] virtuoso 실행 관련 문의드립니다.
fficient number of tokens for token capability Virtuoso_Layout_Suite_GXL("95321") t.. |
선혜승 | 23.01.09 | 27 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 14 |
Linux OS 설치 가이드 2025 (EDA Tool 사용을 위한)
fftw libreadline*yum -y install xorg*font* xterm redhat-lsbyum -y install compat-op.. |
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(Tool 활용법 공유) Cadence Manual - Virtuoso ADE L,XL (2020.06.24)
IC Design Education Center(IDEC) (Tool 활용법 공유) Caden.. |
석은주 | 20.06.24 | 2427 |
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Linux OS 설치 가이드 2016 (EDA Tool 사용을 위한)
fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com.. |
관리자 | 16.03.22 | 16796 |
| 10 |
e2l-반도체공학-집적회로 설계 기술: 수율과 신뢰도
ffects, electromigration, ESD) 키워드 : 수율 |
구재희 | 04.12.30 | 1044 |
| 9 |
e2l-디지털시스템-논리회로 설계 및 실험
ffic light controller 의 동작을 살펴본다.• 제14주State minimization, State as.. |
구재희 | 05.01.05 | 1087 |
| 8 |
e2l-아날로그 회로-Differential Amplifier
fferential Amplifier 개요 : 키워드 : CMOS, 차동 증폭기, 회로 해석, PSPICE |
구재희 | 05.09.07 | 1059 |
| 7 |
e2l-아날로그 회로-전자회로
fferential circuit, feedback, frequency response |
구재희 | 05.01.11 | 980 |
| 6 |
e2l-아날로그 회로-Differential Amplifier
fferential Amplifier 개요 : ● CMOS 차동 증폭기 회로의 기능과 발전 과정 ● 저항.. |
구재희 | 04.12.30 | 1090 |
| 5 |
e2l-접적회로-CAD algorithms: design verification of VLSI systems
ffect, Timing verification, Power integrity, Signal integrity |
구재희 | 05.09.07 | 754 |
| 4 |
e2l-접적회로-VLSI 설계
ff할 수 있는지의 결정과정을 다루고자 한다. 키워드 : VLSI, 디지털시스템, 집적회로.. |
구재희 | 05.01.05 | 1031 |
| 3 |
e2l-접적회로-Full-custom Digital IC 설계 과정과 검증
ff까지 전체 과정을 소개) ● Full-custom 설계를 위한 설계 환경 및 CAD tool 소개 ●.. |
구재희 | 04.12.30 | 1322 |
| 2 |
e2l-접적회로-표준 CMOS 설계 규칙과 Layout 실습
ffer 설계 ● 저전력 설계 방안 ● Design margin ● Clock skew ● Latch-up 문제 .. |
구재희 | 04.12.30 | 897 |
| 1 |
e2l-접적회로-CAD algorithms: design verification of VLSI systems
ffect, Timing verification, Power integrity, Signal integrity |
구재희 | 04.12.30 | 831 |
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