
VOD
교육자료
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 1 | MWOffICE 를 이용한 설계 기초/실습 | 구재희 | 02.01.15 | 187 |
질문/답변
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 201 |
[답변] [답변] [답변] [답변] [답변] MS18공정 PEX시 발생하는 Warning
fficnetly Calibre Interactive 라는 메세지가 나오며 창이 꺼져버리네요 .. |
선혜승 | 17.02.28 | 12 |
| 200 |
삼성64n 설계문의
안녕하세요. 1. DRC 의 RVE애서는 이전 다른 팀의 예와 같은 오류 메세지만 남아서 안심.. |
김영기 | 17.01.24 | 42 |
| 199 |
[답변] 삼성64n 설계문의
IDEC 선혜승입니다 유선으로 말씀드렸습니다 내일 오후.. |
선혜승 | 17.01.24 | 54 |
| 198 |
[윤상웅] 삼성 65 공정 질문드립니다.
ffect 등 여러 효과가 발생하는 것으로 알고 있습니다. 따라서 본 삼성 65nm 공.. |
임주환 | 16.12.30 | 6 |
| 197 |
[답변] 삼성 65 공정 질문드립니다.
ffect 등 여러 효과가 발생하는 것으로 알고 있습니다. 따라서 본 삼성 65nm 공.. |
조인신 | 17.01.02 | 21 |
| 196 |
Virtualizer tool 관련
안녕하세요. Synopsys Systems package 안에 있는 Virtualizer tool 관련 문의 사항입니.. |
박성경 | 16.12.22 | 12 |
| 195 |
[답변] Virtualizer tool 관련
fferent from Platform Architect MCO ? Virtualizer is .. |
선혜승 | 16.12.23 | 26 |
| 194 |
[답변] Virtualizer tool 관련
IDEC 선혜승입니다 해당 툴은 저희도 경험이 없습니다 .. |
선혜승 | 16.12.22 | 12 |
| 193 |
[박상규] Cadence Virtuoso 관련 문의
ffset_cancelling_SA2':`I2', during hierarchy flattening. ERROR (S.. |
이동기 | 16.12.22 | 15 |
| 192 |
[답변] Cadence Virtuoso 관련 문의
ffset_cancelling_SA2':`I2', during hierarchy flattening. ERROR (S.. |
조인신 | 16.12.22 | 35 |
| 191 |
[윤상웅] SS65 공정 Antenna effect 관련 질문입니다.
안녕하세요. 경희대학교 임주환입니다. Layout 과정 중에 궁금한 것이 있어 질문드립니.. |
임주환 | 16.12.06 | 19 |
| 190 |
[답변] SS65 공정 Antenna effect 관련 질문입니다.
안녕하세요. IDEC 연구원 조인신입니다. 제공하는 문서 중 cmos10s.. |
조인신 | 16.12.06 | 42 |
| 189 |
[정의영] siliconsmart 결제 관련
안녕하세요, 연세대학교 정의영 교수님 연구실 석사 박영민입니다. 먼저, 11/25.. |
박영민 | 16.11.30 | 51 |
| 188 |
[답변] siliconsmart 결제 관련
전화로 답변드렸습니다. 감사합니다. 석은주 드림 [박영민 ]님의글 ===========.. |
석은주 | 16.12.02 | 51 |
| 187 |
[박상규] Calibre PEX 관련 문의
Calibre PEX를 이용하는데 문제가 발생해서 문의드립니다. LVS를 통과한 회로로 P.. |
이동기 | 16.11.29 | 45 |
| 186 |
[답변] Calibre PEX 관련 문의
안녕하세요. IDEC 연구원 조인신입니다. 혹시 PIN name 중에 .. |
조인신 | 16.11.29 | 33 |
| 185 |
[답변] [답변] Calibre PEX 관련 문의
말씀해주신대로 PIN name을 모두 대문자로 바꾸서 돌려봤지만 같은 에러가 뜨고 있.. |
이동기 | 16.11.30 | 51 |
| 184 |
[답변] [답변] [답변] Calibre PEX 관련 문의
해당 warning 은 한 net 에 두개의 naming 이 되어 있어 발생하는 .. |
조인신 | 16.11.30 | 26 |
| 183 |
[답변] [답변] [답변] [답변] Calibre PEX 관련 문의
net에 두 개의 naming이 됬다는 거는 schematic이랑 layout 둘 다에 해당되는 거죠? 아.. |
이동기 | 16.11.30 | 24 |
| 182 |
[답변] [답변] [답변] [답변] [답변] Calibre PEX 관련 문의
환경 설정 파일에 아래의 내용을 작성 한 후 사용하면 됩니다. setenv OA_PL.. |
조인신 | 16.11.30 | 113 |
자료실
| 제목 | 작성자 | 작성일 | 조회 | |
|---|---|---|---|---|
| 14 |
Linux OS 설치 가이드 2025 (EDA Tool 사용을 위한)
fftw libreadline*yum -y install xorg*font* xterm redhat-lsbyum -y install compat-op.. |
관리자 | 25.03.20 | 1851 |
| 13 |
Linux OS 설치 가이드 2021 (EDA Tool 사용을 위한)
fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com.. |
관리자 | 21.04.30 | 8238 |
| 12 |
(Tool 활용법 공유) Cadence Manual - Virtuoso ADE L,XL (2020.06.24)
IC Design Education Center(IDEC) (Tool 활용법 공유) Caden.. |
석은주 | 20.06.24 | 2427 |
| 11 |
Linux OS 설치 가이드 2016 (EDA Tool 사용을 위한)
fftw libreadline* libreadline*.i686 openmotif* openmotif*.i686 compat-readline* com.. |
관리자 | 16.03.22 | 16796 |
| 10 |
e2l-반도체공학-집적회로 설계 기술: 수율과 신뢰도
ffects, electromigration, ESD) 키워드 : 수율 |
구재희 | 04.12.30 | 1044 |
| 9 |
e2l-디지털시스템-논리회로 설계 및 실험
ffic light controller 의 동작을 살펴본다.• 제14주State minimization, State as.. |
구재희 | 05.01.05 | 1087 |
| 8 |
e2l-아날로그 회로-Differential Amplifier
fferential Amplifier 개요 : 키워드 : CMOS, 차동 증폭기, 회로 해석, PSPICE |
구재희 | 05.09.07 | 1059 |
| 7 |
e2l-아날로그 회로-전자회로
fferential circuit, feedback, frequency response |
구재희 | 05.01.11 | 980 |
| 6 |
e2l-아날로그 회로-Differential Amplifier
fferential Amplifier 개요 : ● CMOS 차동 증폭기 회로의 기능과 발전 과정 ● 저항.. |
구재희 | 04.12.30 | 1090 |
| 5 |
e2l-접적회로-CAD algorithms: design verification of VLSI systems
ffect, Timing verification, Power integrity, Signal integrity |
구재희 | 05.09.07 | 754 |
| 4 |
e2l-접적회로-VLSI 설계
ff할 수 있는지의 결정과정을 다루고자 한다. 키워드 : VLSI, 디지털시스템, 집적회로.. |
구재희 | 05.01.05 | 1031 |
| 3 |
e2l-접적회로-Full-custom Digital IC 설계 과정과 검증
ff까지 전체 과정을 소개) ● Full-custom 설계를 위한 설계 환경 및 CAD tool 소개 ●.. |
구재희 | 04.12.30 | 1322 |
| 2 |
e2l-접적회로-표준 CMOS 설계 규칙과 Layout 실습
ffer 설계 ● 저전력 설계 방안 ● Design margin ● Clock skew ● Latch-up 문제 .. |
구재희 | 04.12.30 | 897 |
| 1 |
e2l-접적회로-CAD algorithms: design verification of VLSI systems
ffect, Timing verification, Power integrity, Signal integrity |
구재희 | 04.12.30 | 831 |
1


