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Digital IP

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"한국 반도체산업의 경쟁력"

IDEC에서 설계인력양성의 발판을 마련하겠습니다.

Scan Chain 방식의 칩 테스트 모듈 Ver2.0
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세부사항
  • Language : Verilog
  • State : Stable
  • 검증레벨 : FPGA Proven
  • 버스통신 :
Xilinx Spartan 3 Starter board
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UART controller
Detail
  • Name : UART controller
  • 최초게시일 : 13.10.17
  • 최근수정일 : 16.08.31
  • 다운로드 :

    uart_rtl.zip(39 KB)

    UART_spec.pdf(160 KB)

세부사항
  • Language : Verilog
  • State : Mature
  • 검증레벨 : FPGA Proven, CHIP Proven
  • 버스통신 : Wishbone
UART_FIFO
Detail
  • Name : UART_FIFO
  • 최초게시일 : 13.10.16
  • 최근수정일 : 16.08.31
  • 다운로드 :

    uart_fifo.zip(7 MB)

세부사항
  • Language : verilog
  • State : Mature
  • 검증레벨 : FPGA Proven, CHIP Proven
  • 버스통신 : AMBA
MEM_FIFO
Detail
  • Name : MEM_FIFO
  • 최초게시일 : 13.10.15
  • 최근수정일 : 16.08.31
  • 다운로드 :

    mem_fifo.zip(4 MB)

세부사항
  • Language : verilog
  • State : Mature
  • 검증레벨 : FPGA Proven, CHIP Proven
  • 버스통신 : AMBA