| Vendor 명 |
EDA Tool 명 |
기능 |
비고 |
| Aldec |
Active-HDL
| 기능 | FPGA Design & Simulation |
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| 적용OS | Windows 7/Vista/XP/2003 32/64 bit support |
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| 상세설명 | FPGA Design과 Simulation Solution을 제공 |
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FPGA Design & Simulation |
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| AMIQ |
Design Verification Tool(DVT)
| 기능 | System Verilog/Verilog Coding & Verification Solution |
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| 적용OS | OS (32 or 64): Linux, Windows, MacOS
Java: 1.8 or newer
Eclipse: 4.4 or newer
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| 상세설명 | DVT : SystemVerilog/Verilog Coding 및 Verification에 대한 통합된 Solution을 제공
DVT Debugger : Majer Simulatior들과 연동해서, 작성한 Code 및 Testbench에 대한 검증 가능
Specador : Design에 대한 자세한 Documentation을 자동으로 생성
Verissimo : 부적절한 SystemVerilog Code에 대한 Linter
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System Verilog/Verilog Coding & Verificatio.. |
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| AMIQ |
DVT
| 기능 | Integrated Development Envivonment(IDE) for Hardware and Verification |
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| 적용OS | |
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| 상세설명 | |
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Integrated Development Envivonment(IDE) for.. |
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| Ansys |
PowerArtist-XP
| 기능 | 칩 설계 초기 단계에서의 Power Management 및 Estimation |
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| 적용OS | Solaris (64bit) 8,9,10
RedHat 7,8,9
Red Hat Enterprise (64bit) Linux 3,4,5
SuSE (SLES 9/10) (64bit) Linux |
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| 상세설명 | Ansys의 PowerArtist-XP는 Design engineer or verification engineer에게 Power Management based debugging solution및 low power design 가이드를 제공 |
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칩 설계 초기 단계에서의 Power Management 및.. |
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| ARM |
SoC Designer Plus, Model Studio
| 기능 | SoC Virtual System Validation and Architecture Exploration with S/W |
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| 적용OS | -Microsoft Windows XP Professional or Windows 7 (32-bit or 64-bit)
-Red Hat Enterprise Linux 5/6 (32-bit or 64-bit)
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| 상세설명 | Carbon사의 SoC Designer Plus는 SoC의 개발에 있어서 Virtual System(ESL) 환경으로 H/W 검증과 S/W 개발을 지원 |
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SoC Virtual System Validation and Architect.. |
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| Blue Pearl Softeare |
Visual Verification Suite
| 기능 | (RTL 코드 디버깅) Blue Pearl의 Visual Verification Suite는 RTL 구조 검증, CDC 분석 및 디버그를 위한 통합 솔루션 |
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| 적용OS | Linux (RedHat Enterprise v.5 and v.6, Centos 5.x & 6.x), and Windows (XP and Windows 7) |
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| 상세설명 | 1. 통합적인 디버그 환경: 모든 설계의 객체를 설계 brower을 통해 , 회로도 및 RTL 을 교차 탐색 할 수 있는 환경 제공
2. 고급 Clock 환경:
• 클럭 및 도메인을 올바른 상태로 유지하는 데 도움을줍니다.
• 앞선 CDC 분석
• 클럭 및 클럭 도메인의 그래픽 표현 제공
• 클럭 그룹화에 대한 권장 사항 제공
• CDC 분석 도구을 통해 사용할 SDC 템플릿 제공
3. Dashboard 을 통한 디자인 signoff 관리 |
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(RTL 코드 디버깅) Blue Pearl의 Visual Verif.. |
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| Cadence |
Cadence University Package
| 기능 | Circuit/ Layout/ verification simulation (Full&Mixed&Semi_custom) |
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| 적용OS | - RHEL 5, RHEL 6
- SLES 10, SLES 11
- AIX6.1 |
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| 상세설명 | |
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Circuit/ Layout/ verification simulation (F.. |
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| CSiTEK |
CSiEDA5
| 기능 | Circuit & PCB Design |
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| 적용OS | MS Windows NT 계열 [98, 2000, XP, 2003, Vista]
Windows7 (32/64bit), Windows8 (32/64bit)
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| 상세설명 | CSiTEK사의 CSiEDA5는 전자회로와 PCB의 설계 및 분석, PCB Data의 3D Modeling등을 지원하는 ECAD System |
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Circuit & PCB Design |
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| Intel |
Quartus II
| 기능 | 알테라 디바이스(FPGA, CPLD, HardCop ASIC) 사용시 다양한 환경에서 사용하기 쉽고, 우수한 성능의 생산성 향상을 제공하는 통합 설계 툴 |
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| 적용OS | Window XP(32/64bit)
Window 7(32/64bit)
Window Server 2008 R2(64bit)
Red Hat Enterprise 5(32/64bit
Red Hat Enterprise 6(64bit) |
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| 상세설명 | 알테라 디바이스를 이용한 설계, 합성, Pin 배치, Place & Routing, Programming, Timing 분석, 파워 & SSN 분석, IP 생성, System Generation 및 보드 디버깅등 알테라의 통합 설계 솔루션 제공 |
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알테라 디바이스(FPGA, CPLD, HardCop ASIC) .. |
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| Mentor |
Mentor Universtiy package
| 기능 | Circuit/ Layout/ verification simulation (Full&Mixed&Semi_custom) |
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| 적용OS | - HPUX 11 64-bit
- RedHat 7,8,9
- Red Hat Enterprise (32/64bit) Linux 3,4,5
- SuSE (SLES 9/10) (32/64bit) Linux |
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| 상세설명 | 1) Calibre-DRC, LVS
- Physical verification solution
2) Calibre-OPC
- Resolution Enhancement Techniques (RET) & OPC solution
3) Calibre-XRC
- Physical Layout의 Parasitic Extraction solution
4) ELDO
- Circuit spice simulation
5) Pyxis
- Schematic design & physical layout design solution
6) Questa-Questa, CDC, Formal
- Logic simulation및 verification environment engine
7) Board Staion
- Circuit and PCB design solution
8) Expedition Enterprise
- Circuit and PCB design solution
9) ADiT
- Circuit Fast spice simulation
10) Tessent
- Design For Test(DFT) solution
11) HDS
- Design entry creation and management, Verification Process define
12) HyperLynx
- Board simulation
13) Capital
- AUTOSAR ECU design solution
14) AUTOSAR
- AUTOSAR ECU design solution
15) FloEFD
- CFD (Computational Fluid Dynamics) solution
16) FloTHERM
- Thermal analysis solution
17) FloVENT
- Heating, Ventilation, and Air Conditioning analysis solution
18) Icanalyst
- Circuit analysis solution |
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Circuit/ Layout/ verification simulation (F.. |
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| Microsemi |
Libero-SoC
| 기능 | FPGA 의 설계 / 검증 및 제작 |
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| 적용OS | Microsoft Windows (XP SP3, Vista, 7 ? 32 / 64-bit
RedHat Enterprise Linux
RHEL 5 (Tikanga( (5.1 through 5.8)
버전 / 사양 참조 : http://www.actel.com/products/software/libero/sysreqs.aspx#platforms
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| 상세설명 | Microsemi 사의 Libero SoC 는 Flash-based FPGA 의 설계/검증 및 제작에 필요한 IP, ModelSim AE, Synplify Pro AE, Layout 등의 포함하고 있고, embedded ARM processor software 개발환경을 SoftConsol IDE 및 Debugging 환경도 full package 로 함께 제공하고 있음. 모든 software 는 무료로 다운로드 받아 사용 가능함.
Link - http://www.actel.com/products/software/default.aspx |
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FPGA 의 설계 / 검증 및 제작 |
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| Plunify |
InTime Software
| 기능 | (Timing and Area optimization) FPGA 설계 최적화 및 FPGA 타이밍 문제 해결 |
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| 적용OS | - 64-bit Windows
- Ubuntu 12.04 / RedHat Enterprise 5+ / other compatible Linux distributions
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| 상세설명 | Vivado, Quartus 등과 같은 FPGA 도구는 FPGA 디자인 성능에 많은 영향을 끼치는 설정값 및 매개변수를 를 포함하고 있습니다. InTime 은 machine learing 을 이용하여 최적의 조합을 설정 하고 배치 전략을 세워 디자인 성능 목표를 달성 할 수 있도록 최상의 기회를 제공 하고 있습니다. |
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(Timing and Area optimization) FPGA 설계 최.. |
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| Scientific Analog |
MODELZEN
| 기능 | 임의의 아날로그 회로로부터 SystemVerilog 모델을 자동으로 생성해주는 Tool |
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| 적용OS | Linux RedHat Enterprise 64-bit Release 5.0 이상 |
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| 상세설명 | MODELZEN은 XMODEL의 회로 시뮬레이션 기능을 활용하여 주어진 회로의 구조적 모델(structural model)을 생성한다. 즉, MODELZEN은 회로를 구성하는 개별 소자들의 특성을 파악하여 그에 해당하는 모델을 생성한 후, 그 소자단위의 모델들을 기존 회로의 연결상태대로 연결한 회로 모델을 생성한다. 이러한 방법의 장점은 대상 회로에 대한 전문적인 지식이 없어도 항상 정확히 동작하는 모델을 쉽게 생성할 수 있다는 것이다. 또한 생성된 모델을 XMODEL의 event-driven 시뮬레이션 방식에 의해 SystemVerilog 상에서 빠르게 실행된다. |
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임의의 아날로그 회로로부터 SystemVerilog 모.. |
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| Scientific Analog |
XMODEL
| 기능 | 아날로그 회로의 동작을 SystemVerilog상에서 모델링하고, 이를 포함한 혼성신호 시스템 IC의 동작 및 성능을 빠르고 정확한 시뮬레이션을 통해 검증함 |
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| 적용OS | Linux RedHat Enterprise 64-bit Release 5.0 이상 |
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| 상세설명 | Scientific Analog사의 XMODEL은 모델을 기반으로 아날로그 및 혼성신호 IC시스템을 검증하는 시뮬레이터라는 점에서 기존의 시뮬레이터들인 Verilog-AMS, Matlab/Simulink, CppSim과 유사한 목적과 기능을 가지나, 정확도와 실행속도가 10~100배 이상 월등하다는 점, 순수한 디지털 시뮬레이터인SystemVerilog상에서 동작한다는 점, 비트에러율 같은 통계적인 분석이 가능하다는 점, 아날로그-디지털 co-simulation을 지원한다는 점 등이 차별성을 갖는다. |
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아날로그 회로의 동작을 SystemVerilog상에서 .. |
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| Seloco |
MyCAD
| 기능 | Full custom Layout & Verification |
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| 적용OS | - Window 98, NT
- Window XP, 7(Vista), 8
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| 상세설명 | MyChip Station Pro™
- LayEd Pro : A Full Custom Layout Editor
- MyDRC Pro : A Design Rule Checker
- LayNet Pro : SPICE Netlist Extractor & Electrical Rule Checker
- MyLVS Pro : Layout & Schematic Netlist Comparator
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Full custom Layout & Verification |
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| Sigasi |
Sigasi Studio
| 기능 | SystemVerilog/Verilog Coding and Verification Solution |
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| 적용OS | |
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| 상세설명 | |
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SystemVerilog/Verilog Coding and Verificati.. |
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| Silvaco |
AccuCell
| 기능 | Cell Characterization and Modeling |
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| 적용OS | Red Hat Enterprise (32/64bit) Linux 5, 6 |
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| 상세설명 | AccuCell은 스탠더드 셀, I/O, 커스텀 셀 라이브러리를 추출하고 검증하기 위하여 정확성, 자동화, 고속성, 유연성을 갖음 |
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Cell Characterization and Modeling |
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| Silvaco |
AccuCore
| 기능 | Block Characterization, Modeling and STA |
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| 적용OS | Red Hat Enterprise (32/64bit) Linux 5, 6 |
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| 상세설명 | AccuCore는 SmartSpice의 정확성으로 수백만 개의 소자로 구성된 회로를 추출하여, 수백만 게이트 디자인에 대해 블록과 full-chip의 정적 타이밍 해석(Static Timing Analysis, 이하 STA)을 수행 |
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Block Characterization, Modeling and STA |
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| Silvaco |
Smartspice&Expert
| 기능 | Analog Circuit Simulator & Layout Editor |
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| 적용OS | - Red Hat Enterprise (32/64bit) Linux 5, 6
- Windows XP, Windows 7 Professional (32/64bit)
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| 상세설명 | 1) SmartSpice
- Analog Circuit simulation
2) Expert
- Layout Editor
3) GATEWAY
- Schematic Editor
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Analog Circuit Simulator & Layout Editor |
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| Solido |
Variation Designer
| 기능 | 공정, 온도, 전압(PVT)의 변화 및 소자간 미스매치에 따른 회로의 성능 변화 정도를 예측하기 위한 효과적인 시뮬레이션 분석 및 검증 Solution. |
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| 적용OS | Linux (RHEL, CentOS, SLES, Ubuntu) and Solaris 2.x |
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| 상세설명 | Solido 사의 Variation Designer 는 공정, 온도, 전압 (PVT)의 변화 및 소자간 미스매치에 따른 IC 회로의 성능 변화 분포 분석 및 검증 Solution을 제공한다. 아날로그/RF, 메모리, 스탠다드 셀 라이브러리 등 트랜지스터 수준의 회로의 성능 및 수율 예측 시뮬레이션 툴이다. |
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공정, 온도, 전압(PVT)의 변화 및 소자간 미스.. |
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| Synopsys |
Saber
| 기능 | Mechatronic system simulation |
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| 적용OS | - Red Hat Enterprise (32/64bit) Linux 4, 5, 6
- SUSE Linux Enterprise (64bit) 10, 11
- AIX 6.1
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| 상세설명 | Mechatronic system simulation |
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Mechatronic system simulation |
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| Synopsys |
SBG (구 Synplify)
| 기능 | FPGA의 합성(Synthesis) |
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| 적용OS | - RedHat Enterprise 4,5,6 (32bit/64bit)
- SuSE Linux 10 SP2 (32/64bit)
- Windows XP SP3(32bit) / Windows 7 (64bit)
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| 상세설명 | Synopsys 사의 Synplify Pro는 전세계 모든 FPGA의 Synthesis가 가능한 독보적인 합성 툴 임 |
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FPGA의 합성(Synthesis) |
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| Synopsys |
SiliconSmart
| 기능 | Standard 및 IO 등 Cell 의 characterization |
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| 적용OS | Red Hat Enterprise (64bit) Linux 5, 6, 7
SUSE Linux Enterprise (64bit) 11, 12
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| 상세설명 | SiliconSmart 는 Standard cell 및 I/O cell 등을 characterization 하여 합성 및 place-and-route, 타이밍 검증등에 활용할 수 있도록 관련 파일을 제공 |
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Standard 및 IO 등 Cell 의 characterization |
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| Synopsys |
SPYGLASS
| 기능 | RTL단계에서의 Design 문제 분석 |
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| 적용OS | Linux (32/64bit) , Solaris (32/64bit)
RHEL 4.8, RHEL 5.2, RHEL 5.6, RHEL 6.0 , CENTOS 5.4
SLES 9.0, SLES 10 SP2, SLES 11 SP1
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| 상세설명 | Atretna사의 Spyglass는RTL 설계 단계에서 예측가능한 Lint, CDC, DFT, Constraints, Power, Physical등의 문제를 미리 검증하여 설계기간 단축과 비용 절감을 위한 solution을 제공 |
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RTL단계에서의 Design 문제 분석 |
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| Synopsys |
Synopsys Back-end package
| 기능 | Physical Implementation / Physical Verification / parasitic extraction (P&R, DRC, LVS, LPE…) |
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| 적용OS | -Red Hat Enterprise (32/64bit) Linux 4, 5
- SUSE Linux Enterprise (32/64bit) 10, 11
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| 상세설명 | 1) Custom Designer
- Custom Design(Schematic, Simulation, Layout) solution
2) Custom Explorer
- Waveform Analysis & Display, Debugging, Verification Solution
3) Customsim
- AMS design & Simulation solution
4) Hercules
- Physical Verification( DRC, LVS )
5) Hspice
- Simulation
6) IC Compiler
- Place and Route
7) Star-RC
- Parasitic Extraction
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Physical Implementation / Physical Verifica.. |
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| Synopsys |
Synopsys Front-end Package
| 기능 | Functional and Formal verificaition/ RTL Synthesis |
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| 적용OS | - Red Hat Enterprise (32/64bit) Linux 4, 5
- SUSE Linux Enterprise (32/64bit) 10, 11
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| 상세설명 | 1) Design compiler
- Synthesis
2) DFT Compiler
- Design For Test (DFT)
3) Formality
- Equivalence Checking (EC)
4) Primetime
- Cell based 디자인시, Pre/Post Static Timing Analysis
5) VCS
- Pre/Post Functional Verification
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Functional and Formal verificaition/ RTL Sy.. |
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| Synopsys |
Systems (구 Coware)
| 기능 | SoC Architecture exploration & Validation and S/W development |
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| 적용OS | - RedHat Enterprise 4,5,6 (32bit/64bit)
- SuSE Linux 10 SP2 (32/64bit)
- Windows XP SP3(32bit) / Windows 7 (64bit)
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| 상세설명 | PA-MCO는 SoC Architecture level의 H/W and S/W 개발 환경 제공 |
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SoC Architecture exploration & Validation a.. |
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| Synopsys |
TCAD (Sentaurus)
| 기능 | Simulation |
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| 적용OS | - Red Hat Enterprise (32/64bit) Linux 4, 5, 6
- SUSE Linux Enterprise (64bit) 10, 11
- AIX 6.1
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| 상세설명 | Synopsys 사의 TCAD는 반도체 제조 공정 및 디바이스 특성 확인의 solution을 제공 |
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Simulation |
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| Xilinx |
Vivado Design Suite
| 기능 | 28nm FPGA (7-Series), All Programmable SoC (Zynq-7000) 설계, 구현, 검증 |
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| 적용OS | - Windows
- Linux
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| 상세설명 | RTL 수준 설계를 넘어 IP및 시스템 중심의 시스템 수준 통합설계를 빠르게 검증하는 28nm FPGA (7-sreries)와 All Programmable SoC (Zynq-7000) 를 설계, 시뮬레이션, 검증 및 구현을 제공하는 차세대 개발환경을 제공
가격 안내 : http://www.xilinx.com/products/design-tools/vivado/index.htm |
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28nm FPGA (7-Series), All Programmable SoC .. |
Xilinx University Program으로 Donation 신청 가능 |
| YURA |
CADvizor Logic
| 기능 | 전장 시스템 및 하네스 엔지니어를 위한 최적화 된 회로 설계 서비스 제공 |
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| 적용OS | Window 7 이상 |
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| 상세설명 | CADvizor는 Cloud CAD엔진을 이용한 플랫폼으로써 Advanced Logic Analysis 기반 특허 기술을 통해 불량률은 최소화 하고 설계 속도는 높여주는 사용자 중심의 최적화 솔루션이다.
Schematic을 담당하고 있는 CADvizor Logic은 회로를 설계하고 공유 할 수 있는 회로도 작성 솔루션으로써, 논리적 개념 설계에서부터 하네스 설계에 이르기까지 데이터 중심의 전체 프로세스를 지원한다.
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전장 시스템 및 하네스 엔지니어를 위한 최적.. |
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