| Vendor 명 |
EDA Tool 명 |
기능 |
비고 |
| Aldec |
Active-HDL
| 기능 | FPGA Design & Simulation |
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| 적용OS | Windows 10 Server 32/64bit |
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| 상세설명 | FPGA Design과 Simulation Solution을 제공 |
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FPGA Design & Simulation |
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| AMIQ |
Design Verification Tool(DVT)
| 기능 | System Verilog/Verilog Coding & Verification Solution |
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| 적용OS | OS (32 or 64): Linux, Windows, MacOS
Java: 1.8 or newer
Eclipse: 4.4 or newer
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| 상세설명 | DVT : SystemVerilog/Verilog Coding 및 Verification에 대한 통합된 Solution을 제공
DVT Debugger : Majer Simulatior들과 연동해서, 작성한 Code 및 Testbench에 대한 검증 가능
Specador : Design에 대한 자세한 Documentation을 자동으로 생성
Verissimo : 부적절한 SystemVerilog Code에 대한 Linter
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System Verilog/Verilog Coding & Verificatio.. |
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| ARM |
SoC Designer, Cycle Model Studio & Runtime
| 기능 | SoC Virtual System Validation and Architecture Exploration with S/W |
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| 적용OS | Microsoft Windows 7 (64-bit)
Red Hat Enterprise Linux 6.x (64-bit)
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| 상세설명 | SoC Designer는 SoC의 개발을 위한 Virtual System(ESL) 환경으로 H/W 검증과 S/W 개발 지원 |
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SoC Virtual System Validation and Architect.. |
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| Blue Pearl Softeare |
Visual Verification Suite
| 기능 | (RTL 코드 디버깅) Blue Pearl의 Visual Verification Suite는 RTL 구조 검증, CDC 분석 및 디버그를 위한 통합 솔루션 |
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| 적용OS | Linux (RedHat Enterprise v.5 and v.6, Centos 5.x & 6.x
Windows (XP and Windows 7) |
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| 상세설명 | 1. 통합적인 디버그 환경: 모든 설계의 객체를 설계 brower을 통해 , 회로도 및 RTL 을 교차 탐색 할 수 있는 환경 제공
2. 고급 Clock 환경:
• 클럭 및 도메인을 올바른 상태로 유지하는 데 도움을줍니다.
• 앞선 CDC 분석
• 클럭 및 클럭 도메인의 그래픽 표현 제공
• 클럭 그룹화에 대한 권장 사항 제공
• CDC 분석 도구을 통해 사용할 SDC 템플릿 제공
3. Dashboard 을 통한 디자인 signoff 관리 |
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(RTL 코드 디버깅) Blue Pearl의 Visual Verif.. |
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| Cadence |
Cadence University Package
| 기능 | Circuit/ Layout/ verification simulation (Full&Mixed&Semi_custom) |
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| 적용OS | Red Hat Enterprise Linux 6, 7 (64bit)
SuSE Linux Enterprise Linux 12 (64bit) |
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| 상세설명 | |
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Circuit/ Layout/ verification simulation (F.. |
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| Cadence |
Spectre, Virtuoso
| 기능 | Schematic Editor, Layout Suite, Simulation |
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| 적용OS | Linux Red Hat, CentOS 6,7
SUSE SLES 10,11 |
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| 상세설명 | |
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Schematic Editor, Layout Suite, Simulation |
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| Cogenda |
Visual TCAD
| 기능 | TCAD Simulation |
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| 적용OS | |
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| 상세설명 | |
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TCAD Simulation |
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| COSEDA |
COSIDE
| 기능 | Digital Virtual Platform |
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| 적용OS | |
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| 상세설명 | Early SW Development, HW Architecture Exploration, HW Performance Analysis |
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Digital Virtual Platform |
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| CSiTEK |
CSiEDA5
| 기능 | Circuit & PCB Design |
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| 적용OS | MS Windows NT 계열 [2000, XP, 2003, 2007]
Windows 7, 8 (32/64bit)
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| 상세설명 | CSiTEK사의 CSiEDA5는 전자회로와 PCB의 설계 및 분석, PCB Data의 3D Modeling등을 지원하는 ECAD System |
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Circuit & PCB Design |
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| Defacto |
SoC Compiler
| 기능 | SoC Integration & Verification |
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| 적용OS | |
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| 상세설명 | |
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SoC Integration & Verification |
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| Intel |
Quartus II
| 기능 | 알테라 디바이스(FPGA, CPLD, HardCop ASIC) 사용시 다양한 환경에서 사용하기 쉽고, 우수한 성능의 생산성 향상을 제공하는 통합 설계 툴 |
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| 적용OS | Window XP(32/64bit)
Window 7(32/64bit)
Window Server 2008 R2(64bit)
Red Hat Enterprise 5(32/64bit
Red Hat Enterprise 6(64bit) |
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| 상세설명 | Altera 디바이스를 이용한 설계, 합성, Pin 배치, Place & Routing, Programming, Timing 분석, 파워 & SSN 분석, IP 생성, System Generation 및 보드 디버깅등 Altera의 통합 설계 솔루션 제공 |
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알테라 디바이스(FPGA, CPLD, HardCop ASIC) .. |
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| Plunify |
InTime Software
| 기능 | (Timing and Area optimization) FPGA 설계 최적화 및 FPGA 타이밍 문제 해결 |
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| 적용OS | 64-bit Windows
Ubuntu 12.04 / RedHat Enterprise 5+ / other compatible Linux distributions
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| 상세설명 | Vivado, Quartus 등과 같은 FPGA 도구는 FPGA 디자인 성능에 많은 영향을 끼치는 설정값 및 매개변수를 를 포함하고 있습니다. InTime 은 machine learing 을 이용하여 최적의 조합을 설정 하고 배치 전략을 세워 디자인 성능 목표를 달성 할 수 있도록 최상의 기회를 제공 하고 있습니다. |
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(Timing and Area optimization) FPGA 설계 최.. |
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| Scientific Analog |
MODELZEN
| 기능 | 임의의 아날로그 회로로부터 SystemVerilog 모델을 자동으로 생성해주는 Tool |
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| 적용OS | Linux RedHat Enterprise 64-bit Release 5.0 이상 |
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| 상세설명 | MODELZEN은 XMODEL의 회로 시뮬레이션 기능을 활용하여 주어진 회로의 구조적 모델(structural model)을 생성한다. 즉, MODELZEN은 회로를 구성하는 개별 소자들의 특성을 파악하여 그에 해당하는 모델을 생성한 후, 그 소자단위의 모델들을 기존 회로의 연결상태대로 연결한 회로 모델을 생성한다. 이러한 방법의 장점은 대상 회로에 대한 전문적인 지식이 없어도 항상 정확히 동작하는 모델을 쉽게 생성할 수 있다는 것이다. 또한 생성된 모델을 XMODEL의 event-driven 시뮬레이션 방식에 의해 SystemVerilog 상에서 빠르게 실행된다. |
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임의의 아날로그 회로로부터 SystemVerilog 모.. |
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| Scientific Analog |
XMODEL
| 기능 | 아날로그 회로의 동작을 SystemVerilog상에서 모델링하고, 이를 포함한 혼성신호 시스템 IC의 동작 및 성능을 빠르고 정확한 시뮬레이션을 통해 검증함 |
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| 적용OS | Linux RedHat Enterprise 64-bit Release 5.0 이상 |
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| 상세설명 | Scientific Analog사의 XMODEL은 모델을 기반으로 아날로그 및 혼성신호 IC시스템을 검증하는 시뮬레이터라는 점에서 기존의 시뮬레이터들인 Verilog-AMS, Matlab/Simulink, CppSim과 유사한 목적과 기능을 가지나, 정확도와 실행속도가 10~100배 이상 월등하다는 점, 순수한 디지털 시뮬레이터인SystemVerilog상에서 동작한다는 점, 비트에러율 같은 통계적인 분석이 가능하다는 점, 아날로그-디지털 co-simulation을 지원한다는 점 등이 차별성을 갖는다. |
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아날로그 회로의 동작을 SystemVerilog상에서 .. |
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| Seloco |
MyCAD
| 기능 | Full custom Layout & Verification |
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| 적용OS | Window XP, 7, 8, 10
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| 상세설명 | MyChip Station Pro™
- LayEd Pro : A Full Custom Layout Editor
- MyDRC Pro : A Design Rule Checker
- LayNet Pro : SPICE Netlist Extractor & Electrical Rule Checker
- MyLVS Pro : Layout & Schematic Netlist Comparator
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Full custom Layout & Verification |
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| Siemens EDA |
Siemens EDA Universtiy package
| 기능 | Circuit/ Layout/ verification simulation (Full&Mixed&Semi_custom) |
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| 적용OS | Red Hat Enterprise (64bit) Linux 5, 6, 7
SuSE (SLES 10/11) (64bit) Linux |
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| 상세설명 | 1) Calibre-DRC, LVS : Physical verification solution
2) Calibre-OPC : Resolution Enhancement Techniques (RET) & OPC solution
3) Calibre-XRC : Physical Layout의 Parasitic Extraction solution
4) ELDO : Circuit spice simulation
5) Pyxis : Schematic design & physical layout design solution
6) Questa-Questa, CDC, Formal : Logic simulation및 verification environment engine
7) Board Staion : Circuit and PCB design solution
8) Expedition Enterprise : Circuit and PCB design solution
9) ADiT : Circuit Fast spice simulation
10) Tessent : Design For Test(DFT) solution
11) HDS : Design entry creation and management, Verification Process define
12) HyperLynx :Board simulation
13) Capital : AUTOSAR ECU design solution
14) AUTOSAR : AUTOSAR ECU design solution
15) FloEFD : CFD (Computational Fluid Dynamics) solution
16) FloTHERM : Thermal analysis solution
17) FloVENT : Heating, Ventilation, and Air Conditioning analysis solution
18) Icanalyst : Circuit analysis solution |
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Circuit/ Layout/ verification simulation (F.. |
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| Sigasi |
Sigasi Studio
| 기능 | SystemVerilog/Verilog Coding and Verification Solution |
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| 적용OS | Windows 10 (64bit) or newer, MacOS X latest version,
Linux RHEL 7.5 (64bit) or newer, RHEL 6.x,
Java 8 or higher,
Eclipse Version 4.7.3a Oxygen or higher
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| 상세설명 | |
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SystemVerilog/Verilog Coding and Verificati.. |
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| Silvaco |
Smartspice&Expert
| 기능 | Analog Circuit Simulator & Layout Editor |
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| 적용OS | Red Hat Enterprise Linux 5, 6 and 7 (64-bit)
Windows Professional 7, 8, 8.1 and 10 (64-bit)
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| 상세설명 | 1) SmartSpice
- Analog Circuit simulation
2) Expert
- Layout Editor
3) GATEWAY
- Schematic Editor
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Analog Circuit Simulator & Layout Editor |
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| Synopsys |
PrimeSim Continuum Base
| 기능 | A Unified Workflow to Accelerate Design of Hyper-converged ICs |
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| 적용OS | |
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| 상세설명 | https://www.synopsys.com/implementation-and-signoff/ams-simulation.html# |
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A Unified Workflow to Accelerate Design of .. |
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| Synopsys |
Saber
| 기능 | Mechatronic system simulation |
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| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
SUSE Linux Enterprise (64bit) 11, 12
Windows 7, 10 (64bit)
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| 상세설명 | Mechatronic system simulation |
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Mechatronic system simulation |
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| Synopsys |
SBG (구 Synplify)
| 기능 | FPGA의 합성(Synthesis) |
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| 적용OS | Windows Vista, XP, 7 (32/64-bit)
RedHat Enterprise Linux 5 (5.1 through 5.8)
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| 상세설명 | Synopsys 사의 Synplify Pro는 전세계 모든 FPGA의 Synthesis가 가능한 독보적인 합성 툴 임 |
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FPGA의 합성(Synthesis) |
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| Synopsys |
Synopsys Back-end Package
| 기능 | Physical Implementation / Physical Verification / parasitic extraction (P&R, DRC, LVS, LPE…) |
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| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
SUSE Linux Enterprise (64bit) 11, 12
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| 상세설명 | 1) Custom Designer
- Custom Design(Schematic, Simulation, Layout) solution
2) Custom Explorer
- Waveform Analysis & Display, Debugging, Verification Solution
3) Customsim
- AMS design & Simulation solution
4) Hercules
- Physical Verification( DRC, LVS )
5) Hspice
- Simulation
6) IC Compiler
- Place and Route
7) Star-RC
- Parasitic Extraction
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Physical Implementation / Physical Verifica.. |
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| Synopsys |
Synopsys Front-end Package
| 기능 | Functional and Formal verificaition/ RTL Synthesis |
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| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
SUSE Linux Enterprise (64bit) 11, 12
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| 상세설명 | 1) Design compiler
- Synthesis
2) DFT Compiler
- Design For Test (DFT)
3) Formality
- Equivalence Checking (EC)
4) Primetime
- Cell based 디자인시, Pre/Post Static Timing Analysis
5) VCS
- Pre/Post Functional Verification |
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Functional and Formal verificaition/ RTL Sy.. |
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| Synopsys |
Systems (구 Coware)
| 기능 | SoC Architecture exploration & Validation and S/W development |
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| 적용OS | RedHat Enterprise 6, 7 (64bit)
SuSE Linux 11, 12 (64bit)
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| 상세설명 | PA-MCO는 SoC Architecture level의 H/W and S/W 개발 환경 제공 |
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SoC Architecture exploration & Validation a.. |
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| Synopsys |
TCAD (Sentaurus)
| 기능 | Simulation |
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| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
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| 상세설명 | Synopsys 사의 TCAD는 반도체 제조 공정 및 디바이스 특성 확인의 solution을 제공 |
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|
Simulation |
|
| Xilinx |
Vivado Design Suite
|
7nm, 20nm, 28nm FPGA design & simulation to.. |
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