| 캠퍼스 | 본센터 | 구분 | Tool강좌 / / 초중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||
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| 강의제목 | Parasitic RC Extraction을 위한 Synopsys StarRC Basic Training | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2019-07-15 ~ 2019-07-16 | 신청 및 취소기간 | 2019-06-17 00:00 ~ 2019-07-11 23:59 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 대면 | 신청현황 | 11/37명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | Designers who need skills to successfully perform gate-level and transistor-level sign off extraction using StarRC | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
To get the most out of this class, the followings are suggested: - Familiarity with place and route tools and flows - Familiarity with physical verification tools and flows |
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강의목표You will acquire the skills to successfully perform parasitic RC extraction using StarRC: 강의개요After a design has been completed and laid out, the circuit timing must be tested. Accurate timing analysis requires that all of the parasitic resistances and capacitances resulting from the manufacturing process are taken into account. Extracted parasitics are also important for other simulation tools such as circuit simulators and electromigration analysis tools. The StarRC tool uses the chip layout along with the process description (usually obtained from a foundry) to extract millions of parasitic devices. You can get the skills how to perform StarRC out of this class. 참고사항♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다. 강좌상세
강의장소대전 KAIST N26동 1층 실습실 담당자 연락처
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