| IP명 | All Digital Phase Locked Loop for LPDDR | ||
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| Category | Mixed | Application | Memory |
| 실설계면적 | 3.8㎛ X 1.9㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 1800Hz |
| 검증단계 | Silicon | 참여공정 | MS180-1701 |
| IP개요 | 본 과제에서는 넓은 range(266-2133MHz)의 주파수를 만들기 위해서, programmability와 portability가 우수하고, loop filter의 leackage current로부터 자유로운 all-digital phase-locked loop(ADPLL)을 구현하였다. 이를 위해서 reference frequency를 고정시키고(66.7MHz) divider factor N을 바꾸어서 원하는 주파수를 얻을 수 있도록 하였다. 또한, PVT variation 에 tolerant 하도록 하기 위해서, adaptive bandwidth 를 가지는 PLL을 설계하도록 하였다. | ||
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- 레이아웃 사진 -
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