| IP명 | 차세대 TFET 회로 개발을 위한 테스트 패턴 고안 | ||
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| Category | Analog | Application | test pattern |
| 실설계면적 | 3.8㎛ X 1.9㎛ | 공급 전압 | 1.8 / 3.3V |
| IP유형 | Soft IP | 동작속도 | 100MHz |
| 검증단계 | Silicon | 참여공정 | MS180-1701 |
| IP개요 | 테스트패턴은 크게 4가지 종류로 나뉠 수 있다. 우선적으로 단일 TFET 소자를 width와 length, junction distance에 따라 설계하였다. 그리고 두번째로 TFET의 Source/Drain과 Silicide 사이의 접촉 저항 추출을 위한 TML 패턴을 고안하였다. 그리고 세번째로, TFET이 동작을 할 때, gate delay 특성을 평가하기 위해 TFET을 이용하여 Ring Oscillator(RO)를 설계하였다. 마지막으로 현재 공정한 gate oxide의 trap 특성과 gate oxide quality를 평가하기위해 Gate Oxide Integrity(GOI) 테스트 패턴을 설계하였다. TFET소자가 최적화된 조건을 찾기 위해 각각 테스트 패턴의 공급전압은 1.8 V와 3.3 V 아날로그 형태의 회로로 각각 Split을 주어서 설계 되었다. | ||
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