| IP명 | Design back-to-back row activation memory macro for RISC-V Based Processing-in-memory | ||
|---|---|---|---|
| Category | Mixed | Application | DL accelerator |
| 실설계면적 | 1㎛ X 1㎛ | 공급 전압 | 1V |
| IP유형 | Hard IP | 동작속도 | 50Hz |
| 검증단계 | Silicon | 참여공정 | SS28-2301 |
| IP개요 | 본 IP는 RISC-V 기반 processing-in-memory(PIM)을 구현하기 위한 메모리 메크로이다. 기존 ASIC 기반의 PIM은 연산을 하기 위해 데이터를 버퍼에서 가져오는 access 작업이 매우 잦다는 문제점이 있었다. 본 IP macro는 연산의 결과를 다시 데이터에 바로 back up을 할 수 있는 back to back activation 기법을 적용하여 비효율적인 데이터 이동을 최소화시킴과 동시에 RISC V 컨트롤러를 이용하여 좀 더 다양한 Neural network를 수행할 수 있도록 인스트럭션 셋을 설계하였다. | ||
- 레이아웃 사진 -
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