| IP명 | Sub-harmonically Injection-Locked Phase-Locked Loop based Digital FLL with Frequency Offset Cancellation | ||
|---|---|---|---|
| Category | Analog | Application | Memory |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1~1.2V |
| IP유형 | Hard IP | 동작속도 | 500 M~8GHz |
| 검증단계 | Silicon | 참여공정 | SS28-2301 |
| IP개요 | 본 설계 제안서에서 설계 제안하는 회로는 Digital 방식의 FLL을 이용하고 Frequency Offset Cancellation을 이용한 SIPLL (Sub-harmonically injection-locked Phase-Locked Loop)이다. 제안된 설계는 SEDD-FD (Sampled Edge Direction-dependent Frequency Detector)를 이용하여 주파수 조정을 수행하며 기존의 빠른 효율적이며 또한, PLL의 주파수 보상이 지터 방법들보다 이뤄진다. 성능을 위하여 주파수 향상시키기 오프셋을 검출하기 위한 Resolution Mixed설계 공정 Multiplication Time-to-Digital Converter를 제안한다. 본 설계는 Samsung 28nm CMOS 공정을 이용할 예정이며 공급 전압은 1.0 V를 사용할 것이다. | ||
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