| IP명 | Efficient Test Access Mechanism for Parallel Testing of Multi-Core System | ||
|---|---|---|---|
| Category | Digital | Application | DFT |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.3 / 0.5V |
| IP유형 | Hard IP | 동작속도 | 10MHz |
| 검증단계 | Silicon | 참여공정 | SS65-1801 |
| IP개요 | 멀티 코어 사용의 증가는 각 코어당의 복잡도를 감소시켰으나 코어의 수의 증가로 인하여 테스트는 더욱 복잡해여 많은 코어를 효율적으로 테스트 할 수 있는 테스트 기술의 필요성을 증가시켰다. 이러한 수요를 만족시키기 위해 본 연구에서는 각 코어들에 쉽게 접근이 가능하고 이들을 병렬적으로 테스트 할 수 있는 TAM (Test Access Mechanism) 제시한다. 본 연구팀은 멀티 코어 시스템을 병렬로 테스트 할 수 있는 TAM 구조를 연구한 바 있으며, 이를 바탕으로 설계 및 검증을 진행하고자 본 연구를 계획하였다. 65nm 공정 0.5V 전압에서 최대 35MHz 에서 동작하는 디지털 회로로 구성된 이 연구는 기존에 진행된 연구를 반영하여 검증하고 멀티 코어 구조에서의 기존 테스트 구조들의 문제점에 대하여 파악할 수 있을 것으로 기대된다. | ||
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- 레이아웃 사진 -
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