| IP명 | WDR linear-logarithmic CIS의 Fixed Pattern Noise 개선 기술 설계 | ||
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| Category | Analog | Application | CMOS Image Sensor |
| 실설계면적 | 2.35㎛ X 2.35㎛ | 공급 전압 | 3.3V |
| IP유형 | Hard IP | 동작속도 | 1MHz |
| 검증단계 | Simulation | 참여공정 | TJC180-1401 |
| IP개요 | . 활용계획 본 MPW에서는 2 step charge transfer 구조를 가지는 linear-logarithmic 특성을 이용하여 넓은 dynamic range 특성을 가진 CMOS Image Sensor인 linear-logarithmic CIS의 큰 단점으로 부각된 Fixed Pattern Noise (FPN)를 감소시키기 위한, 새로운 CIS 구조의 설계를 목표로 한다. 제안된 기술은 종래 기술에서 상기 문제점을 개선하기 위해 사용하는 복잡한 연산의 image processing 과정 혹은 메모리의 추가 사용 없이 PD에서 FD로 일부 전하를 부분 전달하는 간단한 동작을 추가하여 analog domain에서 TG 산포를 보정한다. |
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