| IP명 | Hybrid SAR ADC with using 4bit Logarithmic TDC Comparator Meta-stability Time Information | ||
|---|---|---|---|
| Category | Analog | Application | ADC |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 100MHz |
| 검증단계 | Silicon | 참여공정 | SS65-1803 |
| IP개요 | logarithmic TDC를 이용한 hybrid SAR 구조의 아날로그 디지털 변환기의 설계를 다루고 있다. 최근 IoT 분야의 대두로, 거의 모든 전자기기에 무선 통신 시스템의 내장이 필수적인 분위기와 함께, 무선 통신 시스템은 낮은 전력소비와 동시에 고해상도, 넓은 대역폭을 갖는 높은 성능의 아날로그 디지털 변환기를 요구하고 있다. 이러한 요구사항에 따라 최근 SAR ADC는 저전력 소모량과 속도적인 측면에서 설계를 고려해야 한다. 주로 hybrid SAR 구조는 단일 SAR 구조의 속도적 한계를 벗어나, 보다 효율적으로 속도 및 파워 효율성을 높이는 장점을 가지고 있다. 하지만 전력 소모량과 속도에서 trade off관계는 전력 소모량을 최소화하는 보다 효율적인 속도향상을 목표를 지향한다. 본 논문에서는 logarithmic TDC를 이용하여 hybrid SAR를 구현한 아날로그 디지털 변환기를 제안하였다. 이러한 구조를 통해 기존의 single stage SAR와 two-step SAR 방식에 비교하여 상대적으로 효율적인 속도 향상과 파워 효율성을 보여준다. 설계는 65nm CMOS 공정 및 1.2 V supply의 공급전압을 사용하였고 최대 동작 주파수는 100MS/s 가 되도록 설계한다. |
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