Logo

회원가입로그인 facebook naver youtube  

IP Library

홈 | MPW / CDC | IP Library

"한국 반도체산업의 경쟁력"

IDEC에서 설계인력양성의 발판을 마련하겠습니다.

IP명 Scalable Mutliplier / Flexible Deep Learning Hardware Accelerator를 위한 기초설계
Category Mixed Application Integrated Circuit
실설계면적 3958㎛ X 3958㎛ 공급 전압 1.0V
IP유형 Soft IP 동작속도 167Hz
검증단계 Silicon 참여공정 SS28-1901
IP개요 Deep Learning Hardware Accelerator에 사용되는 기초적인 Processing unit을 구현하는 것이 목적이었지만 디자인의 성공가능성을 높이고자 전체적인 설계를 수정하였음.
Ifmap과 Kernel을 받아 저장하는 메모리 두 개와 그 사이에 Scalable Multiplier를 위치시켜 다양한 bit-precision에 대해 연산이 가능하도록 디자인을 하였음.
하지만 디자인의 복잡성으로 인해 수정후, 16bit 연산만이 가능함.
- 레이아웃 사진 -