| IP명 | 고속 통신용 ADC 기반 수신기를 위한 32 채널 Time-interleaved ADC 설계 | ||
|---|---|---|---|
| Category | Mixed | Application | 고속 통신 |
| 실설계면적 | 1.2㎛ X 1㎛ | 공급 전압 | 0.9V |
| IP유형 | Hard IP | 동작속도 | 40GHz |
| 검증단계 | Silicon | 참여공정 | HM-2501 |
| IP개요 | 본 IP는 charge injection cell을 DAC으로 사용한 SAR 구조의 slice ADC로 구성된 32채널 TI ADC를 구현되었다. On-chip DTC를 활용하여 채널간 timing mismatch를 보정하고, gain과 offset mismatch는 foreground 보정하도록 구현되었다. | ||
- 레이아웃 사진 -
|
|||