| IP명 | ADC-DSP based Receiver | ||
|---|---|---|---|
| Category | Mixed | Application | receiver |
| 실설계면적 | 2㎛ X 1㎛ | 공급 전압 | 0.9V |
| IP유형 | Hard IP | 동작속도 | 34GHz |
| 검증단계 | Simulation | 참여공정 | HM-2501 |
| IP개요 | AI 및 클라우드 컴퓨팅의 발전으로 데이터 트래픽이 폭발적으로 증가함에 따라, 유선 통신 프로토콜의 데이터 전송률은 레인당 100Gb/s를 넘어서고 있다. 하지만 데이터 전송률의 증가는 필연적으로 채널 손실의 증가를 야기한다.채널은 속도가 빠를수록 gain이 낮아지는 low pass filter의 특성을 보이기에, Tx에서 보낸 데이터가 채널을 통과할 시 매우 훼손된다. 본 설계에서는 ADC-DSP를 활용하여 높은 channel loss의 보상이 가능한 100Gb/s 타겟 high-speed receiver 설계를 진행한다. | ||
- 레이아웃 사진 -
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