| IP명 | Multi-Stage FVF LDO with Enhanced PSR by Auxiliary Feedback Path | ||
|---|---|---|---|
| Category | Mixed | Application | PMIC |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1V |
| IP유형 | Hard IP | 동작속도 | 10MHz |
| 검증단계 | Silicon | 참여공정 | SF028-2502 |
| IP개요 | 본 희망공정 MPW 설계 지원서는 low voltage에서 높은 power-supply-rejection (PSR)을 특성을 가지는 analog low-dropout (LDO)회로를 제안한다. 1V 미만의 low supply voltage에서 높은 PSR을 가지기 위해, multi-stage로 구성하여 높은 loop gain을 갖는 회로가 필요하다. 또한 높은 power efficiency를 위해 작은 drop out voltage를 가지면서도 높은 loop gain을 유지하는 방법을 사용한다. 이를 구현하기 위해 loop 내부에는 error amplifier가 존재하지 않는 Flipped-Voltage-Follower (FVF) 기반의 LDO 회로 구조를 변형하여 낮은 전원전압에서 높은 loop gain을 가지는 회로를 만들었다. 제안하는 회로는 SF 28nm 공정을 사용하여 설계하였고, analog 회로로 설계한다. LDO 회로에서는 0.6V 전원전압을 사용하며,50mV의 dropout voltage를 가지며 10MHz에서 -20dB 이상의 PSR을 목표로 설계할 예정이다. |
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- 레이아웃 사진 -
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