| IP개요 |
본 희망공정 MPW 설계 지원서는 low voltage에서 높은 Sub-1V의 낮은 전원 전압에서 power-supply-rejection (PSR)을 특성을 가지고, 빠른 load transient 응답을 달성하는 analog low-dropout (LDO)회로를 제안한다. 1V 미만의 low supply voltage에서 높은 PSR을 가지기 위해, multi-stage로 구성하여 높은 loop gain을 갖는 회로가 필요하다. 또한 높은 power efficiency를 위해 작은 drop out voltage를 가지면서도 높은 loop gain을 유지하는 방법을 사용한다. 이를 구현하기 위해 loop 내부에는 error amplifier가 존재하지 않는 Flipped-Voltage-Follower (FVF) 기반의 LDO 회로 구조를 변형하여 낮은 전원전압에서 높은 loop gain을 가지는 회로를 만들었다. 또한 Multi-stage loop의 안정도 보상 과정에서 loop bandwidth 가 감소해, dynamic biasing을 통해 load transient 응답을 개선하였다. 제안하는 회로는 SS 28nm 공정을 사용하여 설계하였고, 0.6-1V 전원 전압을 사용하며, 50mV의 drop out voltage, 10MHz에서 -20dB이상의 PSR을 목표로 설계할 예정이다. |
