| IP개요 |
본 설계는 GHz 대역의 고속 유무선 통신 시스템에 적용 가능한 8 bits 8 GS/s급 Time-Interleaved(TI) ADC를 제안한다. 제안 구조는 채널 수 증가에 따른 면적 부담과 채널 간 부정합 문제를 완화하는 것을 목표로 한다. 이를 위해 각 TI 채널의 sub-ADC로 sample-and-hold sharing(SAHS) 구조와 16-times interpolation 기법을 적용한 two-step flash ADC를 사용하고, fine ADC에선 complementary dynamic amplifier(CDA)를 도입하여 면적과 전력 소모를 개선하여 광대역 TI ADC에 보다 적합한 새로운 형태의 two-step flash ADC 구조를 개발하고자 한다. 또한, 채널 간 오차 보정을 위한 digital calibration 엔진을 내장함으로써, 다채널 환경에서도 변환 정확도와 선형성을 유지하고, 전체 TI ADC의 성능과 시스템 완성도를 효과적으로 향상시키는 것을 목표로 한다. |
