| IP명 | A 2-bit/stage 2-GS/s Pipelined SAR TDC with Common-Node Charging and Non-Binary Decision for Mismatch and PVT Robustness | ||
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| Category | Analog | Application | Analog Circuits |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1V |
| IP유형 | Hard IP | 동작속도 | 5GHz |
| 검증단계 | Silicon | 참여공정 | SF028-2601 |
| IP개요 | 본 IP는 **28-nm FDSOI 공정 기반의 2-GS/s Pipelined SAR TDC**로, 공정 미스매치와 PVT 변화에 강건한 고속 시간-디지털 변환을 목표로 한다. 정전류원 기반 선형 충전과 Auto-zeroing 인버터를 적용하여 지연 셀의 비선형성과 문턱전압 변동을 보상하며, Common-node charging 및 Repeated-unit 구조를 통해 스테이지 간 Full-scale mismatch를 최소화하였다. 또한 2-bit/stage 및 Non-binary decision 구조를 적용하여 스테이지 수를 줄이고 비교기 오프셋과 residue error에 대한 디지털 보정 능력을 확보하였다. 목표 성능은 **2 GS/s, 6.5-bit ENOB, 50 dB 이상의 SFDR이다. |
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- 레이아웃 사진 -
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