| IP명 | 클럭분배망 회로 | ||
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| Category | Analog | Application | 연구 |
| 실설계면적 | 3.8㎛ X 1.9㎛ | 공급 전압 | 1.8V |
| IP유형 | 동작속도 | 1GHz | |
| 검증단계 | FPGA | 참여공정 | MS180-1602 |
| IP개요 | 클럭분배망 회로란 클럭 신호를 필요로 하는 곳까지 동기를 맞추어 전달해줄 수 있는 회로를 말한다. 이를 위해서는 PRBS 를 LFSR(Linear Feedback Series Resistor) 방식으로 만들어 Multi-channel로 분배해주는 Digital clock distributor가 필요해진다. Clock distributor는 동기식과 비동기식으로 구분하여 구현한다. | ||
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- 레이아웃 사진 -
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