| IP개요 |
Conventional split successive-approximationregister(SAR) analog-to-digital converter(ADC)는 capacitive digital-to-analog converter(CDAC)의 bridge-capacitor와 Leastsignificant-bit(LSB) array의 mismatch로 인해 nonlinearity 등의 성능저하의 심각한 문제가 있다. 본 설계 제안서에서는 새롭고 도전적인 foreground calibration 방법을 제안하여, CDAC 성능저하를 개선하는 split SAR ADC를 설계 및 제작한다. 10-bit 5Ms/s synchronous split SAR-ADC를 28nm 공정으로 설계하고나서, 본 설계제안서에서 제안하는 foreground calibration 기법을 off chip level로 설계된 ADC에 적용해, 57.2dB의 signal-to-noise-and-distortion (SINAD)을 갖는 SAR-ADC를 목표로 한다. |
