| IP명 | 고성능 인터페이스 향 클럭킹 회로 | ||
|---|---|---|---|
| Category | Mixed | Application | All-Digital Phase Locked Loop(ADPLL) |
| 실설계면적 | 1㎛ X 2㎛ | 공급 전압 | 1V |
| IP유형 | Hard IP | 동작속도 | 2.4GHz |
| 검증단계 | Silicon | 참여공정 | HM-2302 |
| IP개요 | 고속/저전력 데이터 통신을 가능하게 하기 위해서 다양한 회로 기술들이 보고되고 있다. 그 중에서도 인터페이스 관련 회로들, 예를 들면, 채널 등화기, 고정 위상 루프, 클럭 및 데이터 복원 회로 등이 전체 성능에 상당한 영향을 끼친다. 본 MPW를 통해서 본 연구팀은 디지털 방식으로 구현하는 고정 위상 루프 (PhaseLocked Loop)를 중점적으로 설계하고 측정하고자 한다. 노이즈 성능을 중점적으로 개선 시킴과 동시에 저전력을 얻을 수 있는 회로 기법을 제시하고, 또한, 넓은 동작 범위를 가질 수 있도록 제작하고자 한다. 대표적인 성능인 노이즈, 파워, 차지 면적 뿐만 아니라, 실제 제품에 사용될 수 있도록, settling time, 노이즈 tracking 등을 지원하기 위한 아이디어도 제안한다. |
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