| IP명 | 저전력 딥 러닝 하드웨어 가속회로 | ||
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| Category | Digital | Application | 이미지 인식 |
| 실설계면적 | 3.984㎛ X 3.984㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 100MHz |
| 검증단계 | Simulation | 참여공정 | SS65-1503 |
| IP개요 | 이미지 인식, 음성 인식 등의 인공지능 기술이 자율 주행 자동차, 휴머노이드 로봇, IOT, 고성능 스마트폰 등에 적용 되면서 이에 대한 연구 및 수요가 많아지고 있다. 인공지능을 구현하기 위해 DNN, CNN, SNN, RBM 등 많은 알고리즘이 연구 되고 있지만 대부분 소프트웨어 레벨에서 구현 되는 알고리즘이다. 이 알고리즘은 데이터 인식율을 높이기 위해 러닝을 하는데 짧게 는 수 시간 에서 길게 는 수 개월의 시간이 소요된다. 기존의 소프트웨어 방식은 large scale data 를 학습하기 위해 오랜 시간, 고성능 컴퓨팅 장비, 큰 전력이 필요하다. 또한 CPU를 이용해 연산을 하기 때문에 Memory 와 CPU 의 interface 가 learning 속도의 bottleneck 이 되었다. 본 설계에서는 많은 알고리즘 중 RBM 을 이용하여 on-chip learning 이 가능한 hardware accelerator 를 디자인 했다. |
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- 레이아웃 사진 -
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