| IP명 | IC레벨/보드 레벨 정전기 방전 테스트 회로 | ||
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| Category | Analog | Application | IC/보드 레벨에서 ESD로 인한 물리적, 동작 에러 테스트 |
| 실설계면적 | 3.8㎛ X 1.78㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 1GHz |
| 검증단계 | Silicon | 참여공정 | MS180-1504 |
| IP개요 | ESD는 회로에 물리적 절연파괴뿐 아니라 input에 잘못된 데이터를 유기함으로써 오동작을 유발할 수있다. 이번 MPW에서 설계하고자 하는 chip은 CDM과 CBM상황에서 chip이 받는 ESD stress의 연관 관계를 알기 위해 간단한 pattern을 병렬적으로 디자인한 chip이다. 기본적인 MOSFET 소자부터 ESD protection circuit이 연결된 간단한 회로까지 단계적으로 CDM과 CBM 상황에서 failure 조건들을 해석하고 테스트 해본 후 최종적으로 CDM level과 CBM level과의 연관관계를 추출하는 방안을 개발하고자 한다. |
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- 레이아웃 사진 -
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