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IP Library

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"한국 반도체산업의 경쟁력"

IDEC에서 설계인력양성의 발판을 마련하겠습니다.

IP명 Bias optimization circuit
Category Analog Application 최적화 회로
실설계면적 5㎛ X 2.5㎛ 공급 전압 5/1.8V
IP유형 Hard IP 동작속도 1MHz
검증단계 Simulation 참여공정 DB180-2001
IP개요 회로의 위치에 따른 Vth변화로 인한 최적의 bias 전압을 찾는 회로
- 레이아웃 사진 -