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IP Library

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"한국 반도체산업의 경쟁력"

IDEC에서 설계인력양성의 발판을 마련하겠습니다.

IP명 극저온에 최적화된 메모리 아키텍처를 설계하기 위한 Wire 및 MOSFET 샘플 (65nm)
Category Analog Application 극저온 메모리 아키텍처 설계를 위한 측정 샘플 (65nm)
실설계면적 4㎛ X 4㎛ 공급 전압 1V
IP유형 Hard IP 동작속도 1000Hz
검증단계 Silicon 참여공정 SS65-2001
IP개요 극저온에 최적화된 메모리 아키텍처를 설계하기 위해서는 회로의 극저온 동작을 모델링해야 하며, 그 과정에서 Wire 및 MOSFET의 전기적 특성이 극저온 환경에서 어떻게 변화하는지 파악해야 한다. 따라서 극저온 메모리 아키텍처를 구성하기 위한 다양한 크기의 Wire 및 MOSFET의 65nm 샘플들을 Pad에 연결하여, 극저온 측정 장비를 이용하여 전기적 특성을 측정할 수 있도록 본 IP를 설계하였다.
- 레이아웃 사진 -