| IP명 | Low-Voltage Spike Output Capacitorless LDO | ||
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| Category | Analog | Application | 전원관리회로 |
| 실설계면적 | 5000㎛ X 5000㎛ | 공급 전압 | 3.3V |
| IP유형 | Hard IP | 동작속도 | 500kHz |
| 검증단계 | Simulation | 참여공정 | DB180-2301 |
| IP개요 | 본 연구에서는 Low-Voltage Spike 특성을 갖는 output capacitorless LDO를 제안한다. 제안하는 LDO는 대신호 동작에서만 동작하는 동적전류원을 구현하여, LDO 내부 노드의 slew-rate를 향상시킴으로써 voltage spike를 감소시킬 수 있다. 제안하는 동적전류원은 대기상태에서의 전류를 감소시키기 위해, 의도한 offset을 갖는 AMP를 사용하여 구현된다. 제안하는 회로는 DB HiTek 0.18 um BCD 공정으로 설계될 예정이며, 3.3V 전원 전압을 갖는다. |
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