| IP명 | Design of a Low Power 12-bit Pipelined-SAR ADC with a Small Burden Sample-and-Hold Amplifier | ||
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| Category | Mixed | Application | Data Converter |
| 실설계면적 | 5㎛ X 5㎛ | 공급 전압 | 3.3 / 1.8V |
| IP유형 | Hard IP | 동작속도 | 3.33MHz |
| 검증단계 | Simulation | 참여공정 | HM-2302 |
| IP개요 | Pipelined-SAR ADC가 고속으로 동작하기 위해서는 ADC 제일 앞단의 Sample and Hold가 빠르게 동작해야한다. 그러나 동작 속도가 높아질수록 사용되는 Amplifier의 요구 성능 및 전력소모가 커지게 된다. 또한, 저전력을 위해서 Pipelined-SAR ADC의 공급전압을 낮추는 추세인데 이는 안정적인 Amplifier의 설계에 어려움을 준다. 이 두 문제를 해결하기 위하여 Residue Amplifier와 Sample and Hold의 output을 끊어 Sample and hold의 부담과 사용 전력 소모를 줄일 수 있는 회로를 제안한다. |
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- 레이아웃 사진 -
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