| IP개요 |
위 IP는 Content Addressable Memory System(CAM)을 구현한 회로이다. CMOS logic 공정에서 flash memory를 구현한 embedded flash memory(eflash)를 활용하여 4x4의 CAM array를 구성하였다. eflash memory는 하나의 PMOS와 하나의 NMOS의 gate가 서로 연결되어 있는 형태이다. 각 MOSFET의 body에 전압을 인가하고 그에 따른 Capacitive Coupling 효과를 통해 Program과 Erase 동작을 수행한다. PMOS의 width를 NMOS 보다 9배 크게 하여 Capacitive Coupling이 원활하게 이루어질 수 있도록 하였다. NMOS의 body에도 전압을 인가하기 위해 공정에서 제공하는 Deep N well 소자를 사용해 well을 분리하였다. eflash memory의 state와 어레이의 WL 입력에 따라 단 하나의 Match 상태의 BL이 결정되며 이를 Sense Amplifier, Encoder를 통해 찾아내도록 하였다. 이를 통해 eflash를 활용하여 Content Addressable Memory System의 동작을 구현하였다. |
