| IP개요 |
이번에 설계할 주파수 합성기는 FLL(Frequency Locked Loop)와 core loop 두 path로 구성되어 있다. FLL 부분은 일반적인 PLL과 같이 PFD(Phase Frequency Detector), CP(Charge Pump), LF(Loop Filter), VCO(Voltage Controlled oscillator), Divider로 구성되어 있으며, Core loop에는 PFD 대신, PD(Phase Detector)로 구성되어 있다. 이 회로의 동작은 우선 입력신호(Reference) 주파수와 Divider 출력 주파수가 많이 차이가 날 경우 FLL을 통해서 VCO의 출력 주파가 입력주파수의 N배로 맞춰지게 된다. 그 이후 Locking 상태에서는 Core loop가 dominant하게 동작하게 되며 PD 에서 Reference clock의 rising edge 마다 VCO 출력 신호와 Reference 신호의 위상을 비교하여 locking 상태를 유지하게 된다. |
