| IP명 | ADCL을 이용한 CMOS 논리회로 설계 | ||
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| Category | Analog | Application | Incoder |
| 실설계면적 | 2.1㎛ X 3.1㎛ | 공급 전압 | 3.3V |
| IP유형 | Hard IP | 동작속도 | 500kHz |
| 검증단계 | Simulation | 참여공정 | MS350-1502 |
| IP개요 | 기존의 CMOS 논리 회로에서는 직류 전원을 인가하여 채널 저항성분에 의하여 열적인 에너지 손실이 발생하였으나, 본 설계 회로에서는 전원 VP1을 통해 DC 전원이 아닌 VPulse형태의 전원 전압을 인가하여 소비 젼력을 감소시키고자 한다. 이러한 회로를 단열적 논리회로(Adiabatic Dynamic CMOS Logic Circuit)라 하며, CMOS 논리회로에서 발생하는 에너지 손실을 최소화할 수 있다. 본 설계 회로의 간략한 동작 설명은 다음과 같다. CMOS Pull-Up 동작에서는 LOAD CAP은 느리게 부하가 인가되어 On-Resistance 상태에서 전력 소모를 줄인다. Pull-Down N-Channel MOS는 LOAD CAP의 전하가 VPulse 전원으로 회생되기 때문에 이를 통해 에너지 회생을 구현할 수 있다. | ||
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